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EETOP 创芯网论坛 (原名：电子顶级开发网) › 日志

日志

置顶 ·分享版图效率提升—Pcell与脚本的应用: 489315174 2024-3-16 11:04; 在模拟版图中效率提升空间是很大的，模拟版图目前很难实现完全的自动化设计。电路结构多变，导致模块复用率低。分享下借助Pcell和脚本来实现版图的效率提升。使用Pcell 来对相似结构的复用，所以模拟电路中的差分对，电流镜，cap array等等都是可以使用 pcell来实现的。通过对局部电路结构的固化，将模拟电路版图进一步拆 ...; 502 次阅读|2 个评论热度 15

置顶 ·分享 Step by Step 教你使用UDD做Pcell: 489315174 2023-12-2 14:46; 遇到很多需要定制pcell的场景，例如为了更方便的做电源连接网络，方便调整metal宽度间距等。敏感区域的对称dummy metal fill，或一些定制device等。使用pcell的方案要比实际layout更加方便。Udd 就像一个模板一样可以很快porting到其他工艺制程上。先介绍下UDD 是什么，UDD 是提供给用户图像界面的方式来创建pcell的功能 ...; 个人分类: 日记|590 次阅读|5 个评论热度 1

置顶 ·分享 UDD 是什么？版图中如何使用？: 489315174 2023-6-15 11:21; UDD （User Defined Device）即用户自定义的器件，可以生成像pdk lib中提供的device pcell一样参数化可调节器件。UDD给用户提供了GUI平台下的编辑设计pcell的方式。GUI的平台对设计者的脚本能力要求不是很高。UDD还可以提供了一种hierarchy的design，如果想要做一些复杂嵌套结构device也是非常方便的。目前Laker 和custom ...; 个人分类: 日记|701 次阅读|0 个评论热度 10

置顶 ·分享 Design Retargeting/Migration flow: 489315174 2023-1-8 19:48; custom compiler Design Retargeting /Migration flow 工作中一定会遇到design porting的问题，当项目需要从一个process 切换到另一个process时候. Schematic 和layer 如何来快速完成迁移呢？同一foundry下的不同process 或许pcell ...; 个人分类: 日记|437 次阅读|0 个评论

分享自动生成阶梯型电源走线: 489315174 2024-4-13 10:23; 之前看到高压电源项目同事手动一点点画阶梯型走线，相当费事费力。于是帮写了一个简单的脚本来自动阶梯状走线。今天又看到群里有人需要类似的功能另外需要增加一些倒角。了解了这样走线对应的应用的场景。例如在 BUCK LDO 等功率大电流器件上的电源走线上，根据PAD的距离渐变的电流收集。根据汇集电流大小生成宽窄渐变的 ...; 个人分类: 日记|190 次阅读|0 个评论热度 1

分享 TestKey 定制自动化解决方案: 489315174 2024-2-20 18:40; TESTKEY就是做一些测试结构，通过probe PAD来量测，评估测试结构的性能指标。得到此器件的SPICE模型。所以一般待测试器件结构会有多种变体.比如：mos器件，会有多种串并联方式外加L W 变化值的组合。组合出来的这些mos 三端口会单独连接到测试PAD上。MOM电容器件，会有多种叉指宽度变化，space的变化，金属层次的变化等。 ...; 个人分类: 日记|240 次阅读|0 个评论热度 1

分享 GDS scan: 489315174 2024-2-16 14:54; 芯片TO前会进行一些IP merge等工作，所以后期再通过查看当时export的log文件来检查所使用的layer 层次信息并不能准确反应GDS/OAS中的数据内容。另一方面TO前工艺厂也会要求提供design中使用的device 和需要的mask layer，这也要基于真实的GDS/OAS中的层次数据来填写。防止人为失误导致必要层次缺失和额外禁用层次。提 ...; 个人分类: 日记|290 次阅读|0 个评论热度 1

分享 Parasitic R C与cc In-Design Assistants解决方案: 489315174 2024-1-1 11:25; 芯片的物理实现过程中不是所有的走线与器件都不是理想的。金属走线与金属走线有重叠有并行。器件也是周围也会有其他器件，或其他走线。最终都会引入额外的电容。就像在电路上额外多出来一些小的电容。无法避免。同样所有导电材料也会有电阻的特性。所以电路中又会有很多小电阻，也是无法避免的。这些寄生电阻电容 ...; 个人分类: 日记|367 次阅读|2 个评论热度 2

分享版图中快速生成Cut layer: 489315174 2023-12-6 08:50; 在先进制程上常常会遇到需要手动添加一些cut layer的情况，尤其是使用std cell或custom logic cell时需要对拼接区域的M0 M1或Poly 等进行添加cut layer 的动作以满足相关DRC的要求。如果通过DRC check的结果再一一手动添加是费时费力的。下面看下CC上的小功能快速生成cut layer. 下图是模拟了一种case：一些按boundry ...; 个人分类: 日记|526 次阅读|0 个评论

分享 EDA + AI 真的要来了: 489315174 2023-11-18 15:57; 今天使用了下custom compiler+AI的应用，还是惊艳到我了。回答我问的问题比我预期的更有条理。目前能看到作为工具的助手已经是很出色了。以后就是有问题先AI. 看下下面问的几个问题和回复; 个人分类: 日记|483 次阅读|0 个评论热度 1

分享 calibre query 和 yeild server在 layout design上的其他应用: 489315174 2023-10-15 18:34; 最近一直在研究两件事，目前都有了一些成果。第一件事：不同版图 EDA 工具间数据的转换问题，除了基于 OA 的 database 的 pcell 还是存在一些各家工具自己封闭的内容，这部分内容如何能够不同 tool 上做对应。因为目前主流 foundry 都会提高两套 PDK ，所以这部分 foundry 提供 ipdk 的一 ...; 1739 次阅读|3 个评论热度 15

分享 CC 中使用DRD AutoFix 帮助快速DRC 收敛: 489315174 2023-10-8 13:22; 在版图设计中，常常需要花费很多的时间来clear DRCViolation，是否可以在版图设计过程中来规避一些DRC 问题呢？比如最常见的space，area，enc等。 DRD 使用非常方便，而且不会影响到版图的操作效率。打开DRD （design rule driver），使用DRD功能可以在版图设计中时时辅 ...; 个人分类: 日记|508 次阅读|0 个评论热度 1

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