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CC中利用layer generate 功能生成区分不同power domain pwell 层

已有 1003 次阅读| 2024-6-8 19:19 |个人分类:日记|系统分类:芯片设计| custom, compiler, Boolean, layer

模拟版图中常常会涉及到多个电源域的情况,isolation power domain for pwell 需要用指定的layer 分隔出来不同的ground 区域。像数模混合项目,数字地与模拟地,在下层设计时常常需要分开的。版图上不做处理就会产生soft connect的问题。所以现在block level 会把模块用split ground识别层把pwell的区域框出来。到top 层时把不同的pwell和Nwell以外区域也生成这样的识别层。避免lvs 出现softconnect。多个地的layout 能够pass lvs。其实这只是让工具能分辨出不同的地。物理上如果没有使用deep nwell ,还是通过沉底软连接的。

       这里介绍使用cc的layer generation 功能快速完成这些layer。如下图示例带hier 的layout。在NWELL 和已经框好的PWELL以外区域生成对应层。

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下面一步步演示效果。

1.第一步,打开layer generation 功能,选中Depth,如果只是识别当前层可以选0x,选中View可以识别底层的layer信息。首先XOR操作:按prboundry 区域内排除掉NWELL区域,这里每一步都可以临时生成层次看是否满足。 

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2.第二步,排除掉已有pwell的区域这里使用的是PWELL 层。

图片    

3.防止最后生成的PSUB2/SUBD/spground (各家foundry这层名称都不一样) 后期拼接问题。最后内缩一个格点距离。距离过大可能lvs时会把中间缝隙识别成isolation的地报错。

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简单三步骤即可生成分隔地的layer。复杂设计中一块块手工做非常耗时。一不小心还会容易出现连到一起的情况造成lvs上的不同地之间的软连接。   

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