模数转换器（ADC）有多种规格描述（specification）。 根据应用需求，其中一些规范可能比其他规范更重要。 比如： 在直流规格中，如失调误差、增益误差、积分非线性（INL）和差分非线性（DNL），在使用ADC对慢速移动信号（如应变片和温度传感器的信号）进行数字化处理的仪器仪表应用中尤为重要。 本文深入探讨失调 ...

可能有些同事会遇到这样的问题，stream outgds file时，没有真正导出需要的layout 信息，但是还是生成了一份空的gds file。尤其在自动化脚本中来执行stream out gds这个的动作，生成的无效gds提供到drc 或lvs的flow 中，导致drclvs 的过程中报nothing in layout 相似的错误。 所以在自动化脚本执行ve ...

介绍 深度亚微米技术的进步，以及增加多种功能以降低成本，结合现有操作规模，意味着SoC的设计变得更加复杂。 低于16纳米工艺节点的最大驱动因素是这些先进节点更高的晶体管密度所带来的功率下降和性能提高。然而，这样做会给物理实现和时序/功率收敛带来挑战。特别是高速IP，如SerDes、DDR、PCIE在大型SoC中的集 ...

给版图初学者小建议，养成绘制版图的好习惯。如有不妥之处或者更好的建议，非常乐意接受，望和所有版图工作者共同成长进步！ 1、像下图中，mos管的guardring尽量靠近mos，原因是减少mos管区域的衬底电阻，如果是大的driver管子的话，还会防止latch up的发生。 2、当碰到这种电路的时候，要明白mos在floorplan的时候，怎 ...

对于差动放大电路这一章节积累的问题比较多，先列举几个相对典型的理解性问题，后面将继续更新： 如何理解共模电平？ 差分放大电路的作用是什么，和单端电路相比有什么特别的优点？ 实际应用的差分放大电路为什么要加尾电流Iss？ 基本差动对输出的最大和最小输出电平是什么？ 对于 ...

使用 sv的 $fseek 必须注意，有最大值限制 makefile 中 使用Verdi interactive debug模式，或在波形中显示obj 配置 不用 ucli或 fsdbDumpvars 也可以 dump全部波形：+vcs+fsdbon 在波形中显示assert： compile arg： -assert sim arg： -assert +fsdb+sva_success top 中加入 ...

指定stdcell,io,memory等模块的仿真模型 --set_simulation_library_source -f ./all_model.f 设置VCS安装目录 --setenv VCS_HOME /tools/syn/vcs_mx-2022.6-SP1/ 运行仿真命令指定仿真器是vcs --run_testbench_simulations -simulator vcs 另外需要说明的是如果是前仿真，因为没有sdf的缘故出现时序 ...

时序逻辑用“ = ”，组合逻辑用“ = ”；其他情况不存在。 使用 always 设计的信号都定义为 reg 型，其他信 号都定义为 wire 型。 在 always 过程块中被赋值的变 量必须是 reg （寄存器型） 用 assign 连续赋值的对象 必须定义成 wire （线型）（System verilo ...

环路增益的仿真，教程没有找到，是直接问的同学，先记录如下。 stb仿真只要在输入输出接的端口直接串联接一个iprobe就可以了，仿真器设置也很简单。 类似可以仿真环路增益的是ac仿真，断开环路，给输入添加一个激励，看输出信号是多少。这里给输入是vsin，只需要设置一下ac magnitue， 为1 V，可以得到类似归一化 ...

==我的老伙计== 河边一石头 从春坐到秋 闲听风声过 归去雨相迎 与庄子谈鱼 与周公解梦 与我聊聊天 说说天下事 今晨不辞别 只留一土坑 是耶非耶 我的老伙计？