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版图笔记（4）
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它是利用Vgs来控制“感应电荷”的多少，以改变由这些“感应电荷”形成的导电沟道状况，然后达到控制漏极（D）电流的目的。在制造管子时，通过工艺使绝缘层中出现大量正离子，故在交界面的另一侧能感应出较多的负电荷，这些负电荷把高渗杂质的N区接通，形成导电沟道，即使Vgs=0时也有较大的漏极电流Id。当栅极电压改变时，沟道内被感应的电荷量也改变，导电沟道的宽窄也随之而变，因而漏极电流Id随栅极电压的变化而变化。
杀掉程序
PS（查看进程）→kill xxx（关闭进程，xxx为PID）
查看cpuTop -n 10
失效机制总结失效机制总结 | |||
失效机制 | 表现 | 修正措施 | |
电过应力 | 静电泄放ESD | 栅氧立即或延迟击穿，结短路或发生泄漏。 | 增加ESD保护器件，不要在薄的发射区氧化层上布线。 |
电迁徙 | 长期工作后（通常是高温下），开路或短路。 | 使用掺铜铝线，使用难溶金属，采用适当宽度的连线和适当的焊线。 | |
介质击穿 | 施加电压后，立即或延迟介质击穿 | 包括OVST准备，包括吸收结构，避免使用在深N顶部的生长的氧化层。 | |
天线效应 | 连接大导体的小栅氧遭受延迟失效 | 减小导体面积与栅氧面积之比，增加二极管 | |
玷污 | 干法腐蚀 | 电路开路失效，湿气加速失效 | 使用氮化物PO，减少PO开孔。 |
可动离子 | 高温偏压下的阈值偏移，零偏退火后释放 | 使用磷硅玻璃，使用多晶硅栅MOS，减少PO开孔，使用足量的划封。 | |
表面效应 | 热载流子注入 | 高温偏压下的阈值偏移，零偏退火后弛豫 | 限制漏源电压，使用LDD结构，使用长沟道器件。 |
齐纳需变 | 击穿电压漂移，零偏烧烤后释放 | 使用焊层齐纳管（如果存在） | |
雪崩引起的β值下降 | 发射结反偏后，双极型晶体管β值下降 | 避免过大的发射结反偏电压 | |
负偏置温度不稳定性 | 工作时PMOS阈值电压发生漂移 | 避免潮湿氧化物，在相同的漏源偏压下偏置匹配PMOS晶体管。 | |
寄生沟道&电荷分散 | 高压下产生漏电流，如果出现高温偏压状态下且在高温烧烤后释放，则由电荷分散引起 | 使用（111）面硅，增加沟道注入，增加隔离基区，使用沟道终止，使用场板。 | |
寄生效应 | 衬底去偏置 | 在特定偏置条件下发生闩锁和参数漂移 | 增加衬底接触，在注入源附近设置接触。 |
少子注入衬底 | 在特定偏置条件下，发生闩锁和参数漂移 | 使用P+衬底，增加衬底接触分离敏感电路，在共同阱中增加NBL，在隔离区使用深P+区，增加保护环。 | |
少子交叉注入 | 合并器件间的闩锁，失配 | 使用P型棒或N型棒，把器件放置在独立的隔离岛或阱中 | |
衬底效应 | 介质隔离器件中的参数漂移 | 确保到衬底的可检验的连接，使用银浆粘接芯片 | |
*用黄色高亮显示的是只能由工艺工程师实现的。
电阻面积估算
R：需要的电阻 Rs：方块电阻 Wr：电阻的宽度
Sr：临近电阻条之间的距离
因子1.2：估算虚拟电阻，接触端头的及非理想布局所消耗的面积
例如：122KΩ，2KΩ/¨的HSR，宽度为6um，间距12um
电容面积取决于单位面积介电材料产生的电容值。对于指状电容，单位面积平均电容值可以参考已存在的电容计算得到。根据氧化层厚度估算出来的面积比实际电容面积要小，因为没有包含接触和隔离间隔。
例如：假定一个50pF指状结电容的测量面积为27500um2，则该电容单位面积的平均电容值为1.8fF/um2
金属估算金属间隔：
例如：可以采用2um宽连线，相互距离为1.5um的工艺，其金属间隔等于3.5um，走线通道的宽度可以由下式确定：
LVS option→Gates→Recognition all gates
选择Filter Unused Device Options的东西
AB：mos管四端短接 YB：BJT短接 RC:电阻两端短接
IC61的layout XL电路launch→Layout XL→þCreate New→þAutomatic→OK→Layout最下面的图标Generate All From Source→Generate选项卡下只勾选Instance→OK
20大半导体排名（2016）<1>英特尔（美） <2>三星（韩） <3>台积电（台） <4>高通（美）
<5>博通（新加坡） <6>海力士（韩） <7>美光（美） <8>TI（美）
<9>东芝（日） <10>恩智浦（欧） <11>联发科（台） <12>英飞凌（欧）
<13>ST（欧） <14>苹果（美） <15>SONY（日） <16>英伟达（美）
<17>瑞萨（日） <18>格罗方德（美） <19>安森美（美） <20>联电（台）
IC51设置取消点亮快捷键CIW界面→Option→Bindkey...→Application Type Prefix：Schematics→Key or Mouse Binding：<key>0→Command：geDeletAllProbe()
启动bunny计算机：D→ruanjian→desigserver→bin→startserver
关掉关联XL后，SD合并在layout Editor Options（快捷键shift+e）中，关掉Abut Server。
加pinShift+P→Model选Shape Pin→rectangle→勾选keep First Name→勾选Display Pin Name→设置Display Pin Name Options
如果顶层还是看不到Pin脚：快捷键E→勾选Instance Pins
大面积覆盖有源区有什么好处？答：可以防止衬底中电子乱跑和积累，晶圆生产中光刻也不会出现注入不均匀的情况。
电源和地之间加电容有什么用？答：抑制波纹，防止器件之间的干扰等。
Wafer生产多少颗芯片计算8寸的wafer半径大约100mm，假设去掉3mm的无效die，半径r按97mm算，芯片大小是1.2x1.2mm2，假设划片道60um，那么一个die的面积A是1.26x1.26mm2，一片wafer上的芯片数量 
，以上估算没有考虑良率，假设良率是98%，那么Nx0.98就是最终的芯片数量。
IC61版图XL电路更换
版图XL→connectivity→update→connectivity reference→改一下电路
JDV检查① 晶圆厂（或代理商）会发个IP地址与账号、密码，登录
② 选择右边“Launch Application”
③ 在弹出的窗口，选择File→Load...→对应的文件
④ View→Set Level→选择层次
MASK逻辑运算“+”=Or、 “*”=And、 “-”=Not、 “su”=Sizeing up、 “sd”=Sizing Down
Load文件的两种方式① load(“PATH/File_name”) 注意：load与括号之间没有空格
② load “PATH/File_name” 注意：load与引号之间有空格
解压① *.tar用tar -xvf解压
② *.gz用zip -d或者gunzip解压
③ *.tar.gz和*.tgz用tar -xzf解压
④ *.bz2用bzip2 -d或者用bunzip2解压
⑤ *.tar.bz2用tar -xjf解压
⑥ *.Z用uncompress解压
⑦ *.tar.Z用tar -xZf解压
⑧ *.tar.z用tar -xzf解压
⑨ *.zip用unzip解压
版图注意事项1. 数字版图
① 单元高度一致
② 注意每个单元侧边要留足够的尺寸
③ 单元内部尽量用M1和Poly走线
④ 一般用最小尺寸
2. 大电流路径
① 金属线要足够宽，能够正常的流过大电流
② 大电流路径的金属走线不要过长
③ 对于流过大电流的mos管要进行单管隔离
3. 关于匹配和对称性
① 器件方向一致，如mos管的栅，电阻的方向等
② 根器件的方法，即一个大的器件拆成几个小的器件的串联和并联
③ 增加dummy，提高对称性
④ 四方交叉的方法（共质心匹配）
4. 寄生电阻电容
① 在大电流路径要避免金属线和通孔寄生电阻过大，产生过大的压降（增加通孔）
② 金属线走线过长时，应加入buffer或调整布局，防止过大的RC延时影响电路功能
③ 版图完成后一定要进行后仿真，通过仿真来确定版图的质量
5. 重要信号线的保护
① 对于重要的信号线，可以在信号线的上、下、左、右都布上地线，使用同轴屏蔽来避免干扰
② 同时，如果一条信号线的噪声比较大，也可以使用同轴屏蔽来避免它的噪声干扰
6. 数模混合版图
在数字部分布局布线完成后，需要用M1——Psub做一圈衬底接触，同时用Nwell接触打一圈Vdd，防止数字部分高频信号干扰模拟部分信号，也避免模拟部分射频信号的干扰。
7. 天线效应
① 当MOS管的栅与很大面积的金属连接时，如果金属面积与MOS管栅的面积超过一定的比例，就会产生天线效应
② 天线效应解决方法：跳线法、插入反偏二级管。
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