半，接下來必需了解靜電放電如何影響IC內部，而靜電放

電電流如何在IC中流竄是有一脈絡可循，針對各pin間做交

叉放電分析是最基本的測試方式，但並非胡亂交叉測試就

能得到結論，必需有一套正確而快速的測試方法做為測試

的準則。但IC對靜電有一定的承受能力，想得知IC的靜電

耐受力，在做測試分析時需有一套正確的判斷標準，否則

光有測試方法而無判讀方法也徒枉然。在本章中，將對靜

電放電的測試及判讀做一介紹。

3.1 靜電放電測試組合

3.1.1 I/O Pin的靜電放電測試

　　靜電的累積可能是正的或負的電荷，因此靜電放電測

試對同一IC腳而言是具有正與負兩種極性。對每一I/O (

Input or Output) Pin而言，HBM與MM靜電放電對IC的放電，

有下列四種ESD測試組合，其等效電路示意圖如圖3.1-1所

示。

圖3.1-1 I/O Pin 的靜電放電測試組合

1. PS-mode:VSS腳接地，正的ESD電壓出現在該I/O

   腳對VSS腳放電，此時VDD與其他腳皆浮接；

2. NS-mode:VSS腳接地，負的ESD電壓出現在該I/O

   腳對VSS腳放電，此時VDD與其他腳皆浮接；

3. PD-mode:VDD腳接地，正的ESD電壓出現在該I/O

   腳對VDD腳放電，此時VSS與其他腳皆浮接；

4. ND-mode:VDD腳接地，負的ESD電壓出現在該I/O

   腳對VDD腳放電，此時VDD與其他腳浮接。

3.1.2 Pin-to-Pin的靜電放電測試

　　但靜電放電可能出現在IC的任何兩隻腳之間，若該兩

隻腳之間無直接的相關電路，唯一共同使用的是VDD與

VSS電源線相連接。ESD發生在不相干的兩支IC腳之間時

，靜電放電電流會先經由某部份的電路跑到VDD或VSS電

源線上，再由VDD或VSS電源連接線跑到另一支IC腳，再

由那支IC腳流出IC之外。若每一IC的每兩腳之間都要做測

試，那麼一顆40 pin的IC便要有1560種排列組合的ESD測試

，這太浪費測試時間。因此，改良式的測試方法如圖3.1-2

所示，即所謂的Pin-to-Pin 測試。在該Pin-to-Pin 測試組合中

，亦由於靜電放電的正負極性而分成兩種測試模式 :

圖3.1-2 Pin-to-Pin 的靜電放電測試組合

1. Positive-mode:正的ESD電壓出現在某一I/O 腳，

   此時所有其他I/O 腳皆一起接地，但所有的VDD腳

   與VSS腳皆浮接；

2. Negative-mode:負的ESD電壓出現在某一I/O 腳，

   此時所有其他I/O 腳皆一起接地，但所有的VDD腳

   與VSS腳皆浮接。

3.1.3 VDD-to-VSS的靜電放電測試

　　靜電放電也可能發生在VDD腳與VSS腳之間，因此對

VDD腳與VSS腳有下列的ESD測試組合，其等效電路示意

圖如圖3.1-3所示。

圖3.1-3 VDD-to-VSS 的靜電放電測試組合

1. Positive-mode:正的ESD電壓出現在VDD腳，

   此時VSS腳接地， 但所有I/O 腳皆浮接；

2. Negative-mode:負的ESD電壓出現在VDD腳，

   此時VSS腳接地， 但所有I/O 腳皆浮接。

3.1.4 Analog Pin的靜電放電測試

　　在類比(Analog) IC內常有差動輸入級(Differential Pair)

，例如運算放大器(OP AMP) 的輸入級，如果該差動輸

入級的正負輸入端都連接到IC的Pin時，這兩支輸入腳要

另外單獨做靜電放電測試，以驗證該兩支輸入腳所連接

的差動輸入級會不會被靜電放電所破壞，其等效電路示

意圖如圖3.1-4所示。

圖3.1-4 Analog Pin 的靜電放電測試組合

1. Positive-mode:正的ESD電壓出現在差動輸入級的正

   輸入腳位，此時差動輸入級的負輸入腳接地， 但其他

   所有I/O 腳以及VDD與

   VSS腳皆浮接；

2. Negative-mode:負的ESD電壓出現在差動輸入級的正

   輸入腳位， 此時差動輸入級的負輸入腳接地， 但其他

   所有I/O 腳以及VDD與VSS腳皆浮接。

3.1.5 CDM的靜電放電測試

　　由於元件充電模式(CDM)的靜電放電機制與前述的

HBM及MM 放電機制不同，因此CDM的靜電放電測試如

圖3.1-5所示。首先，靜電電壓被充入該積體電路的基體

之中，並儲存在其基體之中，為避免充電過程造成IC損

傷，因此充電電壓必須經由一高電阻值(10MΩ以上)的限

流電阻對IC基體充電，對P型基體之IC而言，VSS腳位是

含連接到其基體，因此該充電電壓是經由該限流電阻對

IC的VSS腳充電。當IC充電之後，IC本身即便帶有正極性

的或負極性的電壓，該IC的其他腳位(包括Input, Output,

I/O, 以及VDD腳位)再分別接地放電，以完成CDM的靜電

放電測試。由腳位接地放電的方式，CDM又可分為

socketed以及non-socketed兩種，其中socketed的CDM放電

是指該腳位接地放電時是經由IC插座與relay開關而接地的

。而non-socketed的CDM放電是把帶電的IC在浮接狀態下

，經由放電探棒(discharge bar)而直接接地放電。這兩種放

電方式的CDM測試機台都已有商業產品在銷售。

圖3.1-5 元件充電模式的靜電放電測試組合

1. Positive-mode:整顆IC處於浮接狀態， IC的基體

   (Substrate)先被充電而具有正極性的電壓，然後該

   IC的任一腳位以直接接地的方式放電；

2. Negative-mode:整顆IC處於浮接狀態， IC的基體

   (Substrate)先被充電而具有負極性的電壓，然後該

   IC的任一腳位以直接接地的方式放電。

   3.2 靜電放電測試方式

   　　在每一測試模式下，IC的該測試腳先被打上(Zap)某一

   ESD電壓，而且在同一ESD電壓下，IC的該測試腳必須要

   被Zap三次，每次Zap之間的時間間隔約一秒鐘，Zap三次之

   後再觀看該測試腳是否己被ESD所損壞，若IC尚未被損壞

   則調昇ESD的電壓，再Zap三次。此ESD電壓由小而逐漸增

   大，如此重覆下去，直到該IC腳己被ESD所損壞，此時造

   成IC該測試腳損壞的ESD測試電壓稱為『靜電放電故障臨

   界電壓 (ESD failure threshold)』。

   　　如果每次調昇的ESD測試電壓調幅太小，則測試到IC

   腳損壞要經過多次的ESD放電，增長測試時間; 若每次調昇

   的ESD測試電壓太大，則難以較精確測出該IC腳的ESD耐

   壓能力。因此，有一測試經驗法則如表3.2-1所示，當ESD

   測試電壓低於1千伏特時，每次ESD電壓增加量為50V(或

   100V)；當ESD測試電壓高於1千伏特時，每次ESD電壓增

   加量為100V(或250V)。而ESD測試的起始電壓則從平均

   ESD故障臨界電壓的70%開始。

   表3.2-1 ESD 測試法則

   (1). Stress number = 3 Zaps. (5 Zaps, the worst case)
   (2). Stress step	ΔVESD = 50V(100V) for VZAP <=1000V ΔVESD = 100V(250V, 500V) for VZAP > 1000V
   (3). Starting VZAP = 70% of averaged ESD failure threshold (VESD)

   　　例如，某一IC的人體放電模式(HBM) ESD耐壓大概平

   均在2000V左右，那麼起始測試電壓約為1400V開始。測

   試時，1400V的ESD電壓 Zap到IC的某一腳去(相對的VDD

   或VSS腳要接地)，測三次1400V的ESD放電，若該IC腳尚

   未被損壞，則調昇ESD電壓到1500V，此1500V的ESD電壓

   再打到該IC腳三次，若該IC腳尚未被損壞，則再調昇ESD

   電壓到1600V，依此類推，直到該IC腳被靜電放電所損壞

   為止。

   　　我們來估算一下，一顆40pin的IC (38支I/O，1支VDD

   ，1支VSS)，其人體放電模式(HBM)自1400V 測到2000V，

   每次ESD電壓增加量為100V的情形下，所要測試的次數 ：

   每一測試腳在變化ESD電壓之下的Zap次數= [(2000-1400)/

   100+ 1] ×3=21次；每一支Input/Output腳的測試組合 = 4種 (

   如圖3.1-1所示)；38支Input/output腳的總測試次數=38支×4

   種×21次= 3192次；Pin-to-Pin 靜電放電測試(如圖3.1-2所示)

   之次數=38支×2種×21次=1596次；VDD-to-VSS靜電放電測

   試(如圖3.1-3所示)之次數=1支×2種×21=42次；故該40腳位

   IC的ESD(1400~2000V)總測試次數= 4830次。

   　　由上述的簡單估算可知，一具有40腳位的IC，只從14

   00V測到2000V，每一次電壓調昇100V，則要4830次的ESD

   放電測試。而在實際情形，IC腳的耐壓度可能每一支都不

   相同，要真正測出每一支腳的ESD耐壓程度，則所需測試

   次數會遠超過上述的數字。因此適度放寬每次ESD電壓調

   昇的幅度(自100V→250V)可以減少測試的次數及時間。

   　　以上所談的ESD測試次數是指HBM測試，若該IC也要

   做MM以及CDM的ESD測試，則還要再加上MM及CDM的

   ESD測試次數。

3. 3.3 靜電放電故障判斷

   　　IC經由ESD測試後，要判斷其是否已被ESD所破壞，

   以便決定是否要再進一步測試下去，但是如何判定該IC已

   被ESD所損壞了呢？常見的有下述三種方法 ：

   １‧絕對漏電流：當IC被ESD測試後，其Input/Output腳的

   　　漏電電流超過1μA(或10μA)。漏電電流會隨所加的偏

   　　壓大小增加而增加，在測漏電電流時所加的偏壓有人

   　　用5.5V(VDDX1.1)，也有人用7V(VDDX1.4)。

   ２‧相對I-V漂移：當IC被ESD測試後，自Input/Ouput腳看

   　　進IC內部的I-V特性曲線漂移量在30% (20%或40%)。

   ３‧功能觀測法: 先把功能正常且符合規格之IC的每一支

   　　腳依測試組合打上某一電壓準位的ESD測試電壓，再

   　　拿去測試其功能是否仍符合原來的規格。

   用不同的故障判定準則，對同一IC而言，可能會有差距頗

   大的ESD故障臨界電壓。因此ESD故障臨界電壓要在有註

   明其故障判定準則條件之下，才顯得有意義！

   3.4 靜電放電測試結果的判讀

   表3.4-1 某一IC的ESD測試實際結果 (單位 : V)

   接 地 腳	VDD(+) PD-mode	VDD(-) ND-mode	VSS(+) PS-mode	VSS(-) NS-mode
   測 試 腳
   2	2500	-1000	500	OK
   3	1750	-500	500	OK
   4	VDD	VDD	VDD	VDD
   5	7250	OK	7000	OK
   6	7000	OK	7000	OK
   7	4250	-500	4000	-5750
   8	5000	-250	4500	-3000
   9	3000	OK	4500	-7000
   10	OK	OK	7500	OK
   11	7250	OK	7250	OK
   12	2000	-1000	500	OK
   13	2250	-750	500	OK
   14	2250	OK	750	OK
   15	6500	-750	500	OK
   16	1500	OK	500	OK
   17	VSS	VSS	VSS	VSS

   　　表3.4-1為一IC之ESD測試結果，測試腳4是VDD，測

   試腳17為VSS，其他為Input或Output腳。表中"OK"表示其

   ESD耐壓超過8KV以上。對Input/Output腳有四種測試模式

   ，我們看第7腳，其ESD耐壓分別為4250V(PD-mode)，-500

   V(ND-mode)，4000V(PS-mode)，以及 -5750V(NS-mode)，

   此第7腳的靜電放電故障臨界電壓(ESD failure threshold)定

   義為其四種測試模式下的最低值，即此第7腳的ESD failure

   threshold為500V。另外，我們再看第11腳，其ESD耐壓分

   別為7250(PD-mode)，超過8000V(ND-mode)，7250(PS-

   mode)，以及超過8000V(NS-mode)，此第11腳的ESD failure

   threshold為7250V。依此類推，每一腳都有其ESD failure

   threshold。而此顆IC的ESD failure threshold定義為所有IC腳

   中ESD failure threshold最小的那個電壓值，因此，該顆IC的

   ESD failure threshold僅達500V。即使有些腳的ESD耐壓可達

   七千多伏特，這顆IC的靜電放電故障臨界電壓仍定義為500

   V。

   　　因此，靜電放電防護電路的設計，要能夠提昇IC所有

   腳位的靜電放電故障臨界電壓，而不是只提昇某幾支腳位

   的靜電放電防護能力而已。

   　　IC製程特性有時會有小幅的(10%) 漂移，因此每顆IC

   之間的特性可能會有些微的不同，其ESD耐壓特性也可能

   會有差異。要有意義的產品品質管制，在一批相同的IC中

   ，要隨機取樣一些IC做ESD耐壓測試，在每樣測試中所挑

   選的IC數目至少大於5顆。在這些ESD耐壓測試的IC中，每

   一顆都可找出該顆IC的ESD failure threshold，可能每一顆之

   間的ESD failure threshold都不太相同，這時我們定義其中最

   低的ESD failure threshold為該批IC的ESD failure threshold。當

   取樣的數目越多，該批IC的ESD failure threshold越精確。

   　　由上所述，ESD測試從每一支腳的測試組合，每一顆

   IC的測試方法，一直到整批IC ESD故障臨界電壓的判定，

   都給我們一個很重要的概念，ESD protection不是一支腳的

   問題，而是整批IC的問題。因此靜電放電防護要有效用，

   就必須考慮到各種ESD情形下，靜電放電電流在IC內部流

   動的路徑。