問題。當CMOS製程技術縮小到次微米階段，先進的製程

技術，例如更薄的閘極氧化層，更短的通道長度，更淺的

汲極/源極接面深度，LDD(低摻雜濃度汲極)結構，以及金

屬矽化物(silicided)擴散層等，這些先進的製程反而嚴重地

降低次微米CMOS IC的靜電放電防護能力。所以，次微米

CMOS IC急需一個有效且可靠的靜電放電防護設計。傳統

上，為加強ESD防護能力，大都在輸入墊片(input pad)週邊

做上ESD防護電路，也在輸出墊片(output pad)連接的輸出

緩衝級(output buffer)上加強輸出緩衝級的ESD防護能力。

有關各式各樣的輸入與輸出ESD防護設計，已有數百篇專

利出現。除了在輸入與輸出墊片附近加強ESD防護能力之

外，CMOS IC尚遭遇到異常的內部電路損傷問題。即使在

輸入與輸出PAD上已有適當的ESD防護電路，仍然出現

CMOSIC的內部電路因ESD測試而發現異常的損傷問題，

反而在輸入與輸出PAD的ESD防護電路，沒有被ESD所損

壞。因此，ESD的防護設計必須要注意全晶片(whole-chip)

防護架構的設計，才能夠真正避免內部電路發生異常損傷

的問題。在本章中，我們將針對全晶片防護設計做一個詳

細的說明。

7.1.1 輸入腳/輸出腳的ESD測試

　　因為ESD發生在一隻輸入腳(或輸出腳)可能相對於

VDD或VSS端具有正的或負的電壓極性，因此在工業測試

標準上，有PS,NS,PD以及ND四種放電模式，有關各種模式

的定義；在第三章中已有詳述。這些模式之靜電放電可能

會對輸入或輸出元件造成損壞，更甚至會損及IC內部之電

路元件。

　　在傳統的靜電放電防護設計上，靜電放電防護元件一

般都是做在墊片(pad)與VSS端之間，在墊片與VDD端之間

沒有靜電放電防護元件。在這種靜電放電防護設計之下，

IC中的內部電路常出現異常之損壞問題。

圖7.1.1-1   輸入腳ND模式之ESD放電造成IC內部損傷的示意圖

　　圖7.1.1-1顯示一積體電路在ND模式之靜電放電測試下

造成IC內部電路異常損傷的示意圖。在圖7.1.1-1中，ND模

式的靜電放電負電壓出現在輸入墊與VDD線之間，VDD在

此測試模式下是接地的。此負的ESD電壓首先會經由輸入

靜電放電防護電路而傳導到VSS電源線上。因VSS電源線

在ND模式的ESD測試情形下是浮接的，故加在輸入墊上的

負電壓會被傳導到VSS電源線上。在這情形下，原本電壓

降在輸入墊與VDD線之間的ESD負電壓，轉變成電壓降在

VDD與VSS電源線之間，如果該ESD電壓未能有效且快速

地藉由VDD到VSS的靜電放電防護電路旁通掉，該ND模

式的ESD電壓會經由VDD與VSS電源線而進入IC的內部電

路中，這便會導致IC內部電路的ESD損傷。因大部份的內

部電路元件及佈局都是採用製程許可下的最小距離及最小

尺寸，以節省IC的佈局面積。由於內部元件具有最小的尺

寸與間距，特別容易受損於ESD電壓，更由於IC內的VDD

與VSS電源線散佈極長，容易造成一些雜散的電阻(Rdd及

Rss)與雜散的電容(C)，若這些雜散電容與電阻的分佈正好

如圖7.1.1-1所示，使該ND模式的ESD電壓更不易藉由該

VDD到VSS的靜電放電防護電路而旁通掉，此時的IC內部

電路受到ESD破壞的機率就更大了。

圖7.1.1-2   輸出腳ND模式之ESD放電造成IC內部損傷的示意圖

　　ESD電壓出現在輸出墊上也會導致類似的內部損傷問

題。圖7.1.1-2顯示一ND模式之ESD負電壓出現在一輸出墊

上時，造成IC內部損傷的示意圖。當一ND模式的ESD負電

壓出現在輸出墊，在VDD接地情形下，輸出緩衝級內的

PMOS元件會因電壓過高而崩潰(breakdown)導通來旁通

ESD靜電電流。但在PMOS元件崩潰導通之前，該ND模式

的ESD負電壓會先經由輸出緩衝級的NMOS元件而傳導到

浮接中的VSS電源線，因此原本出現在輸出墊與VDD線之

間的ESD負電壓，轉而壓降在VSS與VDD電源線之間，該

ESD電壓若無法有效且快速地被旁通排放掉，極易對IC的

內部電路造成嚴重的損傷。又由於電源線在IC內的佈線很

長，造成雜散電阻(RDD及RSS)與雜散電容(CDD)的影響，

使得該ND模式的ESD負電壓更不易藉由VDD到VSS的ESD

防護電路而排放掉，這導致ESD電壓對IC內部電造成嚴重

的ESD損傷。

　　有關這些發生在IC內部電路而不在輸入腳或輸出腳之靜電

防護電路上的異常損傷現象已有多篇研究論文報導過，請

參考文獻〔5〕-〔9〕。

7.1.2   腳對腳的ESD測試

　　又ESD電壓可能會發生在一顆IC的任何兩支腳之間，

因此在ESD測試標準〔10〕中有另一腳對腳(pin-to-pin)的

ESD測試方法，其示意圖已如圖3.1-2所示。

圖7.1.2-1  腳對腳(pin-to-pin)的ESD測試模式

　　IC在這種腳對腳ESD測試情形下，更易發生內部電路

損傷的問題。圖7.1.2-1顯示ESD電流在腳對腳ESD測試下

的流通路徑。

圖7.1.2-1  腳對腳正電壓ESD測試下的電流路徑示意圖

　　在圖7.1.2-1中，一正ESD電壓加到IC的某一輸入腳，

而IC的另一輸出腳相對接地，這ESD電壓在輸入腳上可能

造成該輸入腳上的ESD防護用二極體Dn1崩潰來旁通ESD

電流到浮接中的VSS電源線上，該ESD電流再經由輸出腳

NMOS的寄生二極體Dn2而流出IC到地去。但是，在Dn1崩

潰前，該ESD電流會先經由該輸入腳的另一ESD防護用二

極體Dp1而對浮接中的VDD電源線充電，而浮接中的VSS

也會因輸出腳接地而被Dn2偏壓在接近地的電壓準位。因

此，發生在一輸入腳對另一輸出腳的ESD電壓會轉變成跨

在VDD與VSS電源線間的ESD過壓壓迫(overstress)。這ESD

電流會隨著VDD與VSS電源線而進入IC的內部電路中，而

造成IC內部損傷，但輸入腳與輸出腳的ESD防護電路仍完

好無缺。ESD造成IC的內部損傷可能會使VDD對VSS的漏

電增加，也可能燒毀IC內部的電晶體元件而喪失部份的電

路功能，這內部損傷要藉由煩複的Function Test才有可能

找到被ESD破壞的地方，而且ESD造成內部破壞的地方是

一非常隨機的現象，很難去防範。

圖7.1.2-2   腳對腳負電壓ESD測試下的電流路徑示意圖

　　圖7.1.2-2顯示另一腳對腳ESD放電的情形，一負的ESD

電壓加到一輸出腳，但另一輸入腳相對接地，但VDD與

VSS腳是浮接的。在這負電壓壓迫之下，浮接的VSS電源線

會因寄生在輸出NMOS的二極體Dn2而被偏壓到接近負ESD

電壓的電壓準位，而浮接的VDD電源線則被輸入腳的二極

體Dp1偏壓在一接近地的電位。因此，原本出現在腳對腳

的負ESD電壓會轉變成跨在VSS與VDD電源線之間的負ESD

電壓壓迫，這過壓的ESD電流會經由VDD與VSS電源線而

進入IC內部，造成IC內部損傷的問題。

　　在實際IC遭受ESD放電情形下，這種腳對腳的ESD放

電現象會比圖7.1.1-1的輸入/輸出腳對對VDD或VSS放電現

象來得常發生，而這種腳對腳的ESD放電更易造IC內部損

傷的問題。這IC內部損傷無法藉由單純地量測輸入或輸出

腳的漏電現象而發現，因此IC實際上已被ESD所破壞而在

一般ESD Tester機台上仍然判斷為正常未損的IC。隨著

CMOS製程的進步，IC內部元件越縮越小，各種佈局距離

(layout spacings)也越縮越小，這使得IC內部電路更易被

ESD所破壞，因此IC內部電路因腳對腳ESD放電而損傷的

現象會隨著製程的先進而越來越常發生。

7.1.3 VDD腳對VSS腳的ESD測試

　　ESD對IC的放電現象當然有可能直接出現在VDD腳與

VSS腳之間，因此在ESD測試規範〔10〕中也規定了VDD

對VSS腳的ESD測試，其示意圖已顯示於圖3.1-3。

圖7.1.3-1  VDD腳對VSS腳正電壓ESD測試下的電流路徑示意圖

　　圖7.1.3-1顯示在正電壓模式下，ESD電流會直接經由

VDD電源線而導入IC內部，這ESD電壓便會直接降在IC的

內部電路上，如果該IC沒有有效且快速的VDD到VSS ESD

防護電路做在VDD與VSS電源線之間，該IC的內部電路將

會遭受極為嚴重的ESD損傷。在負電壓模式下，因CMOS

IC內到處都有P-Substrate對N-well的寄生二極體存在，這二

極體會順向偏壓而旁通掉ESD電流，只要contact打得足夠

多，這VDD對VSS腳之負電壓模式ESD放電很少會對IC造

成損傷。有關VDD腳對VSS腳的ESD放電而造成IC損傷的

研究報告，請參見參考文獻〔11〕。

　　從上面所述可知，即使ESD電壓出現在IC的輸入腳或

輸出腳上，仍可能會造成ESD損傷發生在IC的內部電路中

，而輸入或輸出腳的ESD防護電路仍然安然無恙。因此，

要能夠有效地保護到整顆IC不受ESD損壞，必需要在IC內

的VDD與VSS電源線之間做一有效的ESD防護電路。

7.2.1 VDD與VSS間的寄生元件

　　ESD電壓跨在VDD與VSS電源線之間，除了會造成IC

內部電路損傷之外，也常會觸發一些寄生的半導體元件導

通而燒毀。在CMOS IC中，最常發生燒毀現象的寄生元件

就是p-n-p-n的SCR元件及n-p-n的橫向雙載子電晶體(BJT)。

隨著製程的先進，寄生元件間的間距也越來越小，這使得

該寄生的元件具有更高的增益(Gain)及更易被觸發的特性

。有關寄生的SCR元件及其在CMOS IC佈局上的相對位置

顯示於圖7.2.1-1中。

圖7.2.1-1  CMOS IC中寄生的SCR元件及其在佈局上的相對位置

　　SCR元件是寄生於PMOS的源極(接VDD)與NMOS元件

的源極(接VSS)之間，若這SCR元件被導通，會在VDD與

VSS之間造成一極低電阻的導通現象，大量的ESD電流便

會經由這寄生的SCR而旁通掉。但不幸的是，這寄生的

SCR元件在IC內部電路的佈局上都只具有極小的佈局面積

，因此這寄生的SCR元件很容易被ESD電流所燒毀而在

VDD與VSS之間造成永久短路的破壞。

　　另一寄生的n-p-n BJT元件及其相關佈局上的位置顯示

於圖7.2.1-2中。

圖7.2.1-2  CMOS IC 中寄生的橫向n-p-n雙載子電晶體及其在佈局上的相對位置

　　該橫向BJT是因兩個N+擴散層靠近而寄生的，若一N+

是接到VDD，另一N+接到VSS，就會在VDD與VSS間產生

一寄生的元件。這BJT元件隨著間距S的縮小會具有更高的

增益及更佳的BJT特性。當ESD電壓跨在VDD與VSS之間時

，這寄生的BJT也容易因驟迴崩潰(snapback breakdown)而

導通。

　　由於寄生的BJT在IC內部佈局中都只具有很小的面積

，因此這寄生的BJT一但被ESD電壓所崩潰而導通，很容

易就被燒毀，而在VDD與VSS之間造成永久的短路破壞現

象，這種破壞更常見於深次微米的CMOS IC之中。

7.2.2 先前的防護技術

　　由前一章節所述可知，IC在遭受ESD時常會發生ESD

電壓轉而跨在VDD與VSS電源線之間，為了箝制這過高的

ESD電壓跨在VDD與VSS電源線之間，一先前的防護設計

顯示在圖7.2.2-1中。

圖7.2.2-1  先前技術所設計的VDD與VSS電源線間之ESD拑制電路

　　一大尺寸的閘極接地(Gate-Grounded)的NMOS元件連

接於IC的VDD與VSS電源線之間，被用來當做VDD到VSS

靜電放電防護電路。若有一ESD電壓出現在VDD與VSS電

源線之間，該NMOS元件將會崩潰導通來旁通該ESD的放

電電流。

　　但是，即使有該NMOS元件當做ESD防護元件來旁通

ESD放電電流，IC的內部電路依然會出現ESD損傷的問題

。因為，該NMOS元件除了提供ESD防護來保護IC內部電

路之外，它也要能夠保護自己不被ESD電流所破壞，以免

因其被ESD損毀，反而在VDD與VSS之間造成一永久短路

的現象，而導致該IC無法正常使用。為了保護NMOS元件

不被ESD電流所破壞，該NMOS元件通常在佈局上便無法

使用最小的佈局間距(spacing)，以提昇其對ESD承受能力

。然而，IC的內部電路經常是使用最小的佈局間距，這導

致了一個問題，就是內部電路元件因具有最小的佈局間距

(例如通道長度)，會先崩潰導通，而ESD保護用之NMOS元

件因具有較大的佈局間距，反而較慢崩潰導通，這使得閘

極接地的NMOS元件不能夠有效地來保護IC的內部電路。

因此，一個更有效的VDD到VSS靜電放電防護電路必需要

具有更低的導通崩潰電壓，才能夠充份地保護IC的內部電

路而不是只保護它自己而已。

7.2.3 改進的設計方式

　　為提昇該NMOS元件的ESD保護功效，圖7.2.3-1顯示

一改良式的設計。

圖7.2.3-1  改良式的VDD與VSS電源線間之ESD拑制電路

　　在圖7.2.3-1中，一靜電放電偵測電路被加入，用來控

制該NMOS元件的閘極。當有ESD電壓出現跨在VDD與

VSS電源線上時，該靜電放電偵測電路會送出一正電壓把

NMOS元件導通來旁通掉ESD放電電流。由於該NMOS元

件是藉由其閘極控制而導通，而不是像圖7.2.2-1中的閘極

接地NMOS元件是靠崩潰才導通的，因此圖7.2.3-1的設計

具有極低的導通電壓。當內部電路元件尚未因ESD電壓而

崩潰之前，該NMOS元件就早已導通來旁通ESD放電電流

了。這導通的NMOS元件在VDD與VSS之間成一暫時性的

低阻抗狀態，因此跨在VDD與VSS之間的ESD電壓能夠很

有效地被箝制住，不會再造成IC內部電路因ESD而出現異

常損壞的現象。有關實現此方法的典型設計如圖7.2.3-2所

示〔12〕。

圖7.2.3-2  VDD與VSS電源線間ESD箝制電路之實現圖

　　在圖7.2.3-2中，一基於RC時間常數的控制電路被設計

用來控制一短通道NMOS元件的導通，該NMOS元件的汲

極(drain)是連接到VDD，其源極(source)是連接到VSS。當

有ESD電壓出現跨在VDD與VSS電源線之間時，該NMOS

元件即會被導通而在VDD與VSS之間形成一暫時性的低阻

抗狀態，ESD放電電流即經由該NMOS元件而旁通掉。利

用此一改良式的ESD箝制電路，可以有效地防護腳對腳的

ESD放電，其ESD放電電流的流通路徑如圖7.2.3-3所示。

圖7.2.3-3  利用VDD與VSS間ESD箝制電路來導引腳對腳的ESD放電電流

　　當腳對腳ESD電壓轉變成跨在VDD與VSS電源線之間

時，該RC控制的ESD偵測電路會被ESD的能量而偏壓工作

，並送出一正電壓到NMOS元件的閘極來導通該NMOS，

ESD電流便經由這導通的NMOS元件而排放掉，因此IC的

內部電路及寄生的SCR與BJT元件都不會因ESD的過壓壓迫

而被破壞。

7.2.4 電源線上雜散電容/電阻的效應

　　雖然圖7.2.3-2的改良設計能夠充份保護IC內部電路，

避免異常的ESD損傷。但是在圖7.1.1-1中所提到在電源線

上的寄生電阻與電容效應可能會降低圖7.2.3-2改良電路的

保護效果。因為ESD放電現象在很短的時間內(約~100ns)

便會出現高達數安培的放電電流，如果該改良式ESD箝制

電路的擺放位置距離被ESD打到的輸入或輸出腳位太遠，

則可能會發生『遠水救不了近火』的現象。

圖7.2.4-1  雜散電阻/電容對ESD箝制電路防護功能的影響

　　圖7.2.4-1顯示了這雜散電阻/電容對ESD箝制電路之防

護功能上的影響。在先進的VLSI中，晶片的尺寸是越來越

大，相對地環繞整個晶片的VDD與VSS電源線是拉得更長

，其所相對產生的雜散電容/電阻效應也會增加，這反而降

低ESD箝制電路的防護效果。

　　為調查這電源線上寄生雜散電阻/電容對該改良式ESD

箝制電路的防護影響，一實驗晶片被設計來調查這個效應

。

圖7.2.4-2  用來調查不同間距對ESD箝制電路防護功能影響度的測試晶片設計

　　圖7.2.4-2顯示了該實驗晶片的設計，一改良式ESD拑

制電路放在VDD PAD的旁邊，在VDD PAD右邊是不同距

離的輸入腳，在VDD PAD的左邊是不同距離的輸出腳，一

30μm寬的VDD電源線連接了該VDD PAD與所有輸入與輸

出腳，另一30μm寬的VSS電源線連接了VSS PAD與所有所

輸入腳與輸出腳。該一實驗晶片製作於一0.8μm的CMOS

製程中，其腳對腳的ESD耐壓特性顯示於圖7.2.4-3及圖7.2

.4-4中，當兩個腳位相隔越遠時，其ESD耐壓能力越低。

圖7.2.4-3  腳對腳正電壓ESD防護能力與腳位間距的關係

圖7.2.4-4  腳對腳負電壓ESD防護能力與腳位間距的關係

　　雖然VDD與VSS電源線間有該改良式ESD箝制電路，

但當局兩個遭受ESD電壓的相對腳位之距離超過4000μm

時，其腳對腳的ESD耐壓能力下降了一半，這顯示出VDD

與VSS電源線寄生之雜散電容/電阻對該改良式ESD箝制電

路防護效果之負面效應。為了避免這雜散電容/電阻的影響

，電源線的寬度/長度與ESD箝制電路的擺放位置應該要建

立一套設計準則(Design Rules)以利IC設計上的參考。台灣

某一半導體廠商已經在筆者的協助之下建立了一套這樣的

設計準則。

　　為了提供更有效的VDD與VSS間ESD箝制作用，一利

用該改良式ESD箝制電路的全晶片防護設計顯示於圖7.2.4

-5中。

圖7.2.4-5  利用VDD與VSS間拑制電路以達成全晶片ESD防護的設計示意圖

　　該全晶片防護設計的概念已實際地被用來改善某一IC

產品的ESD耐壓能力。一IC產品的原本ESD耐壓能力，在

輸入/輸出腳對VDD/VSS ESD放電測情形下只能承受1000V

的ESD，在腳對腳的ESD放電測試情形下只能承受500V的

ESD。經過圖7.2.4-5的應用之後，該IC的ESD耐壓能力，

在輸入/輸出腳對VDD/VSS ESD測試下能承受到4000V的

ESD，在腳對腳ESD測試下能承受到3000V的ESD。在適當

的地方加入VDD與VSS的ESD箝制電路，而不用去修改或

放大輸入/輸出腳的ESD防護電路與元件，IC的ESD承受能

力能夠被有效地大幅提昇。這給予全晶片防護設計上的一

個重大的啟示，在VDD與VSS電源線間做好一有效率的

ESD箝制電路，即可協助大幅提昇輸入/輸出腳的ESD耐壓

能力。

7.3.1 先進製程的影響

　　雖然圖7.2.3-2的改良設計能夠避免ESD電壓損傷到IC

的內部電路，但是在先進製程中，隨著LDD結構及金屬矽

化物(silicide)擴散層的普遍使用，該被導通用來旁通ESD電

流的NMOS元件本身更易遭受ESD的破壞。有關這ESD箝制

用NMOS元件本身在先前製程下更易被ESD損傷的示意圖顯

示於圖7.3.1-1中。

圖7.3.1-1  NMOS元件在VDD與VSS間ESD箝制電路中容易遭受ESD電流損傷的示意圖

　　當ESD偵測電路送出一正電壓把該NMOS打開時，在

VDD電源線上的ESD電流先被導引且聚集在LDD peak上，

再經由產生的channel而流經NMOS到VSS電源線去。由於

這LDD與channel的深度都很淺，再加上silicide擴散層的極

低電阻，ESD瞬間數安培的電流很容易就把該NMOS的

LDD及channel燒毀破壞而造成VDD與VSS間永久短路的故

障。這使得圖7.2.3-2的改良設計在先進製程CMOS IC中的

應用產生了負面的影響。

7.3.2 改善措施

　　為了避免該NMOS元件因製程先進而降低其對ESD的

承受能力，該ESD箝制用的NMOS必需做得具有更大的元

件尺寸，才不致於把該NMOS元件燒毀。在參考文獻〔13

〕中，該NMOS元件尺寸之通道寬度與長度比(W/L)為

8000/0.8。為了能快速推動如此巨大的NMOS元件，因此

在該參考文獻〔13〕的設計中加入三級的反相器(inverter)

做成Tapered buffer的設計來驅動該巨大的NMOS元件，其

中inverter的元件尺寸也不小。雖然，參考文獻〔9〕中的

設計可以有效地保護IC的內部電路避免ESD損傷，但其巨

大的元件尺寸與大尺寸的三級反相器推動電路，大大地增

加了佈局上的面積，這使其在次微米或深次微米積體電路

中的實用上增加困難度及晶片成本。

　　為了縮小ESD箝制用NMOS元件的尺寸，一改良方式

是在該NMOS的汲極(drain)加上一串聯電阻以限制ESD電流

的大小，這一改良方式如一美國專利〔14〕及研究論文〔

15〕所示並顯示於圖7.3.2-1中。

圖7.3.2-1  NMOS元件加上串聯電阻以提昇ESD電流承受能力的美國專利設計

　　該NMOS元件(BIGFET)的汲極被加入了一N-Well結構

來實現該串聯電阻。雖然串聯電阻具有保護該NMOS元件

的功能，但也限制了ESD電流被該NMOS排放的速度，因

此跨在VDD與VSS電源線間的ESD電壓可能會流入IC內部

電路而再度導致異常的內部損傷問題。

圖7.3.2-2  利用輸出級PMOS與NMOS元件來達到VDD與VSS間ESD箝制功能的電路設計圖

　　另一改良的方法〔16〕顯示於圖7.3.2-2中，該參考文

獻〔16〕結合了圖7.2.3-2的設計與輸出級的電晶體元件來

達成VDD與VSS電源線之間暫時短路的作用。由於輸出級

的NMOS與PMOS一般都具有較大的元件尺寸，在圖7.3.2-2

中，利用RC控制電路及一些輔助邏輯電路，來把輸出級的

NMOS與PMOS元件同時導通，以排放跨在VDD與VSS電源

線間的ESD電壓。這個設計想法是不錯，但是在實用上必

需要在每一輸出級加入相對應的邏輯控制電路，如果該輸

出級具有tristate或其它複雜的功能，則其邏輯控制電路會

更加複雜，因而限制了其實用度。

　　有關這一類的其它設計，以避免IC內部損傷的研究論

文或專利請參閱參考文獻〔17〕-〔21〕，但有些設計不

具實用性並且會造成其它不良作用。例如〔19〕-〔20〕

中使用SCR元件在VDD與VSS電源線之間，雖然其可提供

有效的VDD與VSS間的ESD箝制作用，但該SCR元件也可

能在IC正常工作下被雜訊或突波意外地導通，而造成

CMOSIC內嚴重的 Latchup問題。在〔11〕中，使用一串順

偏的二極體於VDD與VSS電源之間，會有嚴重的漏電問題

，尤其是當溫度上升時，寄生在二極體元件結構下的垂直

方向雙戴子電晶體會造成大的漏電問題。雖然這些研究或

專利不具實用性，但也突顯了這IC內部電路因ESD而損傷

之問題的嚴重性。 7.4 節省面積的創新設計

如前面章節所述，用來箝制VDD與VSS電源線間ESD電壓的

NMOS元件尺寸太大，使得上述的防護設計在先進的次微米

製成下變得不切實際。所以，一個具有高ESD箝制能力但

能節省佈局面積的VDD與VSS間ESD箝制電路是迫切需要的

。

筆者即針對前述各種ESD防護設計上的缺點，提出一創新

性的ESD防護電路設計，該創新之ESD防護電路能夠提供

有效的ESD防護於VDD與VSS之間，達到保護IC的內部電路

的效果，且該ESD防護電路只佔用更小的佈局面積，同時

也節省IC產品的成本。

7.4.1 節省佈局面積之創新設計〔22〕

節省佈局面積之VDD到VSS靜電放電防護電路如圖7.4.1-1所

示，其中一基體觸發N型厚氧化層元件(substrate-triggering

field-oxide device，STFOD)用來旁通ESD的放電電流。

靜電放電偵測電路是一電阻R、一電容C，以及一反相

器所組成。當靜電放電電壓跨在VDD與VSS電源線之間時，

該靜電放電偵測電路會把該N型厚氧化層元件導通來旁通

ESD的放電電流。當IC在正常工作情形下，該靜電放電偵

測電路使該N型厚氧化層元件保持關閉狀態。雖然該基體

觸發N型厚氧化層元件(STFOD)的閘極連接到VDD，但因這

種厚氧化層元件的臨界導通電壓(threshold voltage)在

一般CMOS製程下都高達15~20伏特，所以該STFOD元件在IC

正常工作情形下不會被5V的VDD所導通。

該STFOD元件被設計當做一橫向雙載子電晶體(BJT)來旁通

ESD放電電流，為加強雙載子電晶體的特性，該STFOD元件

的通道長度要夠短。STFOD元件的雙載子電晶體特性如圖

7.4.1-2所示。

在圖7.4.1-2(a)中，一正電壓VB被加入該N型厚氧化層

元件的基體(bulk), 用來測量其雙載子電晶體的特性，其

測量結果如圖7.4.1-2(b)所示。當VD電壓繼續增加，該

STFOD元件的I-V特性會進入驟迥崩潰區域(snapback region)。

該STFOD元件可以安全地操作在這個驟迥崩潰區, 只要靜

電放電電流不超過該STFOD元件的二次崩潰(secondary breakdown)

臨界點。二次崩潰臨界點是該STFOD元件承受ESD電流的極

限。由於在N型厚氧化層元件內不會有LDD的尖端結構，而

且該STFOD元件是用基體觸發導通的，所以ESD電流流經該

STFOD元件是藉由其基體的部份而非集中在表面部份，因此

該STFOD元件比一般薄氧化層NMOS元件具有更高的ESD防

護能力。相對地，靜電放電電流在薄氧化層NMOS元件是流

經其通道(channel)，該通道的深度在5V的閘極電壓下約為

100~300A。如此淺的通道，加上LDD尖端結構，導致NMOS

元件低的ESD承受能力，這也就是為何在先前技術中〔13〕

，其NMOS元件要設計得如此巨大的主要原因。

利用N型厚氧化層元件的特性，加上基體觸發的電路設計，

STFOD能夠提供一有效且節省面積的ESD防護電路，用於

VDD與VSS電源線之間，以充份保護積體電路的內部電路。

7.4.2 工作原理

本設計的操作原理可由圖7.4.1-1來解說。在圖7.4.1-1中

，反相器是由一PMOS元件Mp與一NMOS元件Mn所組成；

其電容C在一般CMOS製程技術下可用一NMOS元件來代替。

(a)靜電放電情形下(ESD-Stress Condition)

在靜電放電時，該STFOD元件會被導通來旁通ESD電流。當

ESD尚未加到VDD與VSS電源線間之前，在Vx端點的電壓起

始值是0伏特。在靜電放電偵測電路內的R與C的時間常數

是設計在0.1~1.0微秒左右。當VSS端接地，而一ESD電壓

出現在VDD端時，由於ESD電壓具有很快的上升速度(其rise

time約在5~15nS)，Vx端的電壓因RC延遲效應無法跟得上

VDD端的ESD電壓上升速度，因此Vx端的低電位導致反相器

的輸出端VB電壓藉由VDD上的ESD電壓而上升到高電位。VB

端的高電位觸發導通了STFOD元件的雙載子電晶體特性，因

而ESD電流便經由該STFOD元件而旁通掉。此導通的STFOD元

件提供了一暫時短路的路徑於VDD與VSS電源線之間，因而

可以有效且快速地壓制出現在VDD與VSS之間的ESD高電壓，

因此可以有效地保護IC的內部電路，避免ESD的損傷。由

於該STFOD元件是藉由基體觸發而導通，故其可在較小的

佈局面積下提供較高的ESD電流排放能力，因此使電路的

總佈局面積可以大幅地縮小，以符合VLSI高密度、高集積

度的應用需求。

為更清楚解釋本電路的特性，圖7.4.1-1顯示了VB端在時

間上的電壓變化情形。當該ESD電壓(VESD)出現在VDD上

時，其ESD的放時間約在100~200nS之間，因此該STFOD元

件要能夠被導通約200nS的時間，以充份排放ESD電流。

由於雙載子電晶體的基極(Base)導通電壓約0.6伏特，所

以VB端要能夠提供一大於0.6V的電壓，且長達200nS來導

通STFOD元件的雙載子電晶體。這可藉由適當設計的電阻R

，電容C，以及反相器內的電晶體尺寸來達成。

(b)VDD開機情形(VDD Power-ON Condition)

由於CMOS IC在正常工作時，其VDD是偏壓在一固定的電

壓(例如5伏特)。但是在開機當時，VDD的電壓也是自0伏

特逐漸上升到5伏特的，這就是一般所謂power-on暫態。

在這power-on暫態，該ESD防護用的STFOD元件要保持在

關閉狀態，以避免VDD電源電壓漏到VSS去。要保持STFOD

元件在這power-on情形下仍保持關閉，但在ESD放電情形

下是導通的，可藉由RC時間常數的設計來達到這個功能。

因為VDD power-on的電壓上升時間是約1ms(毫秒)左右，

但ESD電壓的上升時間是在約10ns(毫微秒)，把ESD偵測

電路的RC時間常數設在0.1~1.0μS(微秒)，即可達成分

辨出VDD Power-ON與ESD放電的兩種不同的工作情形。

在VDD Power-ON情形下的VB端電壓隨VDD電壓上升的變化

如圖7.4.1-1所示，由於RC時間常數在1μS的ESD偵測電

路中，其Vx端的電壓可以跟得上以1ms上升時間的VDD電壓，

因此Vx端的電壓幾乎同步等於VDD上的電壓，這使得反相

器的輸出端VB保持在接近0V的電壓，其變化情形正如圖

7.4.1-1所示。因此，該STFOD元件因VB電壓為0而一直

保持在關閉的狀態。

以上所述的電路功能，可藉由常用的HSPICE電路模擬軟

體來設計。舉例來說，在一0.6μm的CMOS製程參數之下

，要達到上述所說的電路功能，其電阻R約為50KΩ；電容C

用NMOS元件來做，其元件寬長比(W/L)只要20/20(μm)，

其等效電容值約為1.8PF。反相器內的PMOS元件Mp的元件寬

長比為100/1.2(μm)，其NMOS元件Mn的元件寬長比為20/1.2(μm)。

藉由上述的元件設計，即可達到正確的ESD防護功能。

7.4.3 增進雙載子電晶體特性的元件設計

由上所述，ESD電流是經由該STFOD元件來放電，而該STFOD

元件是藉由基體觸發的方式來導通其寄生的雙載子電晶體

，以增進其ESD放電電流的承受能力，因而可以在較小的佈

局面積下提供較高的ESD防護能力。為了加強該STFOD元件

所寄生的雙載子電晶體元件特性，本設計提出一更有效率

的元件結構如圖7.4.3-1所示。

在圖7.4.3-1中，有一P型擴散層在元件的中央，該P型擴

散層是連接到反相器的輸出端VB，包圍該P型擴散層的是一

N型擴散層，此N型擴散層是連接到VDD。包圍該N型擴散層

的是另外一個N型擴散層，此N型擴散層連接到VSS。一厚氧

化層即做是該兩N型擴散層之間而構成該N型厚氧化層元件

，寄生在此N型厚氧化層元件的雙載子電晶體亦被標示於

圖7.4.3-1中。另外，在最外層有一P型擴散層包圍住整個

元件，該P型擴散層連接到VSS以提供P型基底偏壓之用。

該P型基底亦是等效於寄生的雙載子電晶體的基極。在ESD

放電情形下，VB是一高電位，此時導致一電流Itrig自P型

擴散層流入該P型基底，為加強該寄生雙載子電晶體被該Itrig

電流觸發，一N型井區被加入在N型擴散層之下，由於該N型

井區具有較深的接面深度(junction depth)，該Itrig電流會被該

N型井區阻擋而流入N型井區，這促使該寄生的雙載子電晶體

元件的基極(base)射極(emitter)之間有一正的電壓偏壓，

因而導通該雙載子電晶體。而在VDD上的ESD電流便可自N型

擴散層(也是該雙載子電晶體的集極，collector)流向另一

N型擴散層到VSS去，如此便可在VDD與VSS之間產生一暫時

短路的電流路徑來旁通ESD放電電流。

由於N型井區較深的深度可有效攔截自P型擴散層流入的

Itrig電流，因此可以提昇該寄生雙載子電晶體的元件特

性以利用於ESD防護電路上，也因而更進一步提昇該STFOD

元件的ESD承受能力。因此，比起先前技術中所用的NMOS

元件，該STFOD元件可以在較小的佈局面積下提供較高的

ESD防護能力，以節省IC的成本。

7.4.4 實驗結果

該STFOD元件在一0.6μm CMOS製程技術下的元件特性如圖7.4.4-1所示。

而整個ESD箝制電路的耐壓能力則顯示於表7.4.4-1中

。一用NMOS元件當ESD箝制元件的先前設計(圖7.2.3-2)也

被製作在同一測試晶片中來做比較。

如表7.4.4-1中所示，該STFOD能夠在單位佈局面積下提供

0.55Volt的ESD承受能力，而NMOS元件只能承受0.14Volt的

ESD電壓。這STFOD在單位佈局面積下的ESD承受能力是NMOS

元件的四倍。因此，STFOD能夠在較小的佈局面積下提供足

夠的ESD防護能力來達到全晶片防護的效用。

為了驗證ESD偵測電路的正確功能，一8V的電壓脈衝(Voltage pulse)

，如圖7.4.4-2所示，被加到該ESD箝制電路上，在VDD電線

源上的電壓波形用示波器來監視。該電壓脈衝的上升時間(rise

time)約在5.5ns，與ESD電壓的rise time相當。當該電壓脈

衝加到VDD電源線上時，由於ESD偵測電路的動作，會把STFOD

元件導通以排放此類似ESD電壓的電壓脈衝，因此在示波器

上監視到的電壓波形就如圖7.4.4-2中的相片所示。該方型

的電壓脈衝波形，在電壓一上升時即因STFOD的導通而導致

電壓波形的衰減，過了200ns左右，該電壓波形即回復正常

的方波波形，這衰減的200ns正是STFOD元件的導通時間(ton)

，藉由適當的設計，可以調整這個STFOD的導通時間以符合

各種應用情形。

另外要驗證的是當VDD電源上昇時，該STFOD元件是否保持關閉。

圖7.4.4-3顯示了實驗上的測試方法，一5V的ramp電壓具有

0.1ms的上升時間被加到VDD電源線上以模擬IC的VDD在正常

電源上升的情形，VDD上的電壓波形以示波器來監視，所看

到的電壓波形如圖7.4.4-3中的相片所示，該ramp電壓沒有

任何衰減的情形，這證明了ESD偵測電路在VDD電源上升情形

下是把STFOD元件關閉的。藉由實驗上的驗證，利用STFOD元

件的ESD箝制電路正符合深次微米超大型積體電路的ESD防護

所需。

7.4.5 其他設計變化〔23〕

在圖7.4.1-1的STFOD也可以改用其他的雙載子電晶體。一

利用pnp雙載子電晶體的設計顯示於圖7.4.5-1中，由於是

用pnp電晶體，在圖7.4.5-1的ESD偵測電路中必需多加入一

級反相器以達成正確的電路功能。

該電路所用的ESD箝制元件是一DTDB (double-trigger double

BJT)結構，其DTDB元件結構也顯示於圖7.4.5-1中。該DTDB

元件具有一垂直方向的pnp BJT及一橫向的pnp BJT，利用這

樣的元件設計，DTDB具有更高的增益(gain)。這種DTDB的元

件設計適合用在P-Substrate有負電壓偏壓的特殊CMOS IC中

，例如一些DRAM具有內建的負電壓產生器以偏壓該IC的基體

在一負的電壓準位以降低DRAM元件的漏電電流。 7.5.1 Mixed-Mode IC的異常內部損傷

由於Mixed-Mode IC為了Noise的考量，一般都具有多對且

分離的VDD與VSS電源線，這樣的電源分離設計也會引起

異常的ESD損傷在類比與數位界面電路(interface circuits)上

。一參考文獻〔24〕曾報導了這樣的情形，

圖7.5.1-1  ESD測試造成ESD損傷發生在一數位與類比之間的界面電路上

如圖7.5.1-1所示，一2000V的ESD電壓用來對一Mixed-mode

IC的數位電路部份做VDD-to-VSS ESD測試，卻意外地發現

ESD所造成的損傷在圖7.5.1-1的"A"點處，類比電路部份的

界面電路的Gate氧化層被ESD所打穿了。

圖7.5.1-2  ESD放電電流在一數位類比混合式IC內的流竄路徑

發生這異常現象的解釋圖如圖7.5.1-2所示，該跨在數位電

路VDD與VSS電源線之間的ESD電壓會被導引成跨在界面

電路與類比電源線之間，因而把界面電路上的閘極氧化層

打穿了。這樣的意外損傷現象，必需花很大的功夫才找得

到損傷的部位。為了挽救這個界面電路上的異常損壞問題

，一暫時性的解決辦法乃在該界面電路上加上一對ESD防

護用的PMOS及NMOS元件，如圖7.5.1-3所示。

圖7.5.1-3  解決數位與類比間界面電路因ESD而損傷的一種方法

而該ESD防護用的PMOS與NMOS元件尺寸，隨著界面電路

的連線長度而有所改變，一經驗值也標示於圖7.5.1-3中。

雖然圖7.5.1-3的設計可以解決這界面電路異常損傷的問題

，但是在實際應用上也會有困擾，在IC完成佈局之後，要

仔細檢查每一界面電路的交接處，以加入該ESD防護電路

，這目前無法用電腦自動化完成，必需人工去看，當界面

電路增多時，這負擔也就變得複雜且某些界面電路容易被

遺落。

7.5.2 ESD連接用二極體的使用〔25〕

為了解決這Mixed-mode IC的界面損傷問題，一改善方法是

利用二極體把分離的電源線接在一起，如圖7.5.2-1所示。

可以利用不同數目的二極體串接來達到Noise分離的作用。

圖7.5.2-1  在混合式IC中利用二極體串接以導引ESD放電電流的防護設計

圖7.5.2-1顯示，該二極體在一VDD-to-VSSA ESD測試下，

能夠提供ESD電流的流通路徑，並利用前述有效的ESD箝

制電路來排放跨在VDD與VSS電源線間的ESD電壓。利用

二極體與ESD箝制電路的搭配，在各式ESD測試情形下，

ESD電流能夠被適當的引導而排放掉，不會竄入IC的內部

電路與Mixed-mode IC的界面電路上，因此可以達到全方

位的ESD防護措施。由於二極體在這項應用上是利用其順

偏工作點，因此二極體能夠承受高的ESD電流而不需佔用

太大的面積。在腳對腳的ESD測試下，ESD電流在二極體

導引下的流通路徑如圖7.5.2-2所示。

圖7.5.2-2  利用二極體串接以達到混合式IC之全晶片ESD防護之示意圖

因此Mixed-mode IC可以利用適當串接的二極體連接於各

分離的電源線之間，以同時達到ESD防護及Noise分隔的

目的。

若一IC具有三對分離的電源線，各分離的電源線之間可以

用二極體連接起來，如圖7.5.2-3所示。

圖7.5.2-3  具有多對VDD與VSS電源腳之IC的ESD防護設計示意圖

圖7.5.2-4  在一8位元數位對類比轉換器IC中，利用二極體串接及STFOD元件之ESD防護設計實例

應用二極體連接以達到全晶片ESD防護的佈局例子顯示於

圖7.5.2-4中，一8位元的數位對類比轉換器(Digital-to-Analog

Converter)同時應用了圖7.5.2-1的二極體串接及圖7.4.1-1的

STFOD元件，其全晶片的ESD防護能力超過4KV以上。 7.6  結論

ESD防護已經不單是輸入腳或輸出腳的ESD防護設計問題

，而是全晶片ESD防護設計的問題。ESD損傷發生在輸入

或輸出腳上，這是容易被發現以及解決的問題。但是，當

ESD損傷發生在IC的內部電路，甚至在Mixed-mode IC的界

面電路上時，要找到ESD損傷的部位而加以改善處理是很

耗時且困難度極高的分析工作。因此全晶片的ESD防護設

計在IC開發階段就要被考慮於IC中，以事先防範各種可能

的ESD測試及實際上IC所可能碰到的ESD問題。

在本章中，已針對各種設計提出詳細解釋及觀念提醒，然

各式各樣的ESD防護電路大多已獲得專利權或專利申請中，

因此在採用各式別人所提的ESD防護設計時，要注意智慧財

產權的問題，對具有高度實用性的設計，例如STFOD及二極

體串接方式等，應請公司出面洽談專利權的合法使用。