在積體電路內皆有製作靜電放電防護電路。靜電放電防護

電路是積體電路上專門用來做靜電放電防護之用的特殊電

路，此靜電放電防護電路提供了ESD電流路徑，以免ESD

放電時電流流入IC內部電路而造成損傷。在本章中，會對

防護元件的設計原理，以及防護電路所常使用的元件特性

加以說明。

4.1 防護電路之設計概念

　　靜電放電防護電路(ESD protection circuits)是積體電路

上專門用來做靜電放電防護之用，此靜電放電防護電路提

供了ESD電流路徑，以免ESD放電時，靜電電流流入IC內

部電路而造成損傷。人體放電模式(HBM)與機器放電模式

(MM)之ESD來自外界，所以ESD防護電路都是做在銲墊

PAD的旁邊。在輸出PAD，其輸出級大尺寸的PMOS及

NMOS元件本身便可當做ESD防謢元件來用，但是其佈局

方式必須遵守Design Rules中有關ESD佈局方面的規定。在

輸入PAD，因CMOS積體電路的輸入PAD一般都是連接到

MOS元件的閘極(gate)，閘極氧化層是容易被ESD所打穿，

因此在輸入墊的旁邊會做一組ESD防護電路來保護輸入級

的元件。在VDD pad與VSS pad的旁邊也要做ESD防護電路

，因為VDD與VSS腳之間也可能遭受ESD的放電。

　　ESD防護電路的安排必須全方位地考慮到ESD測試的

各種組合，因為一顆IC的ESD failure threshold是看整顆IC所

有腳中，在各種測試模式下，最低之ESD耐壓值為該顆IC

的ESD failure threshold。因此，一個全晶片ESD防護電路的

安排要如圖4.1-1所示。在圖4.1-1中，Input pad與Output pad

要具有防護PS，NS，PD，及ND四種模式的靜電放電，另

外，VDD到VSS也要有ESD防護電路。

圖4.1-1 全方位靜電放電防護電路的安排

　　因ESD防護電路是為了防護ESD而加入的，故在積體

電路正常操作情形下，該ESD防護電路是不動作的，因此

在加入ESD防護電路於積體電路中之時，必需要考慮到表

4.1-1所列舉之注意事項。其中，在設計上除了要能符合積

體電路所要求的ESD防護能力之外，也要儘可能地降低因

為加上該ESD防護電路而增加的成本，例如佈局面積的增

大或者製造步驟的增加等。

Input pad，其ESD防護電路只安排在Input pad與VSS之間，

Input pad到VDD之間沒有安排ESD防護電路，如圖4.1-2所

示。

圖4.1-2 異常靜電放電損傷積體電路內部電路的示意圖

　　當ND模式的ESD放電發生時，此負的ESD電壓會先經

由Input到VSS之間的ESD防護電路跑到VSS電源線上，沿

著VSS電源線流向VDD與VSS之間的ESD防護電路，再經

由此VDD與VSS之間的ESD防護電路轉到VDD電源線上，

最後由VDD pad流出此IC。

　　ND模式的靜電放電在圖4.1-2中是藉由Input到VSS以

及VDD與VSS之間的ESD防護電路來旁通ESD電流。有些

人抄到了Input到VSS之間的ESD防謢電路，卻忘了加上

VDD與VSS之間的ESD防護電路，這時在ND模式ESD測試

組合之下，積體電路的內部電路常常先被ESD放電電流所

損壞，但是在Input pad上的ESD防護電路確毫髮未傷，這

種內部電路損傷無法自Input pad的I-V變化觀測得到，必須

再經由IC功能測試分析才會發現。隨著晶片的尺寸越做越

大，環繞整個晶片的VDD與VSS電源線也越拉越長，寄生

的電容電阻效應便會顯現出來，當IC的佈局造成電源線的

雜散電容電阻效應如圖4.1-2所示時(Rss, Rdd, C)，這些雜

散電阻電容會延遲ESD電流經由VDD與VSS之間的ESD防

護電路旁通而過。這時，來不及渲洩的ESD電流便會藉著

電源線的相連接而進入到IC內部電路中，IC的內部電路在

佈局上一般都以最小尺寸來做，也不會考慮ESD的佈局方

式，因此IC內部電路更易被此種ESD電流所損傷。因此，

會造成異常的ESD損傷現象，也就是在I/O pad上的ESD防

護電路都好好的，但內部電路已死得很難看，這種內部損

傷是無法從單一輸入腳或輸出腳的I-V變化看得出來的。

　　因此，當晶片尺寸(die size)較大時，Input pad的ESD防

護電路就必須要如圖4.1-1所示，在Input pad與VDD之間也

要提供ESD防護電路來直接旁通ESD電流，而不要只藉由

VDD與VSS之間的ESD防護電路來間接放電。有關高效率

的VDD與VSS之間的ESD防護電路設計，在第七章有詳細

介紹。

4.2 防護元件之選用

　　在積體電路中加入ESD防護電路，該ESD防護電路要

發揮防護效果，以避免積體電路內的元件被ESD所損傷。

當ESD電壓出現在I/O腳位上時，製作於該I/O Pad旁的ESD

防護電路必須要能夠及早地導通來排放ESD放電電流。因

此，ESD防護電路內所使用的元件必須要具有較低的崩潰

電壓(breakdown voltage) 或較快的導通速度。

　　在CMOS積體電路中，可用來做ESD防護的元件如下

列所示：

(1)電阻 (Diffusion or poly resistor) ;

(2)二極體 (p-n junction) ;

(3)金氧半(MOS)元件 (NMOS or PMOS) ;

(4)厚氧化層元件 (Field-oxide device) ;

(5)寄生的雙載子元件 (Bipolar junction transistor) ;

(6)寄生的矽控整流器元件 (SCR device, p-n-p-n structure) .

　　這些元件可以用來設計組合成各式各樣的靜電放電防

護電路，因此各式各樣的專利也已被提出來。有關專利部

份，第九章有詳細資料介紹。

　　接下來我們先了解一下上述各種元件的特性，其中電

阻具有阻擋電流的能力，因此經常與其他元件共同使用以

提昇該元件的ESD耐受能力。各種元件的I-V 特性如圖4.2

-1所示。雖然積體電路的ESD規格上都是標示電壓值，例

如HBM ESD要2000V，但在實際測試上ESD放電現象是接

近電流源(current source)的性質，放電電流的大小在第二章

已有敘述。因此，一ESD防護元件在ESD stress之下，如果

具有較低的工作電壓(operating voltage)，則在該ESD防護元

件上所產生的電能(power) 就會較小，也就是因靜電放電

而產生的熱量就會較小。這些熱量就由該ESD防護元件來

承受，當靜電放電所產生的熱量大於該ESD防護元件所能

承受的極限值，該ESD防護元件便會燒毀，如果要能承受

更大的ESD放電電流，則必需增加該ESD防護元件的元件

尺寸及佈局面積以提昇其承受能力。

圖4.2-1 各種ESD防護元件的I-V特性

　　從圖4.2-1可知，各種ESD防護元件在順向偏壓及逆向

偏壓之下，其工作電壓是不相同的，例如二極體元件在順

向偏壓之下的工作電壓約在0.8 ~ 1.2V左右，但是該二極體

元件在逆向偏壓之下的工作電壓約在-13 ~ -15V左右。因此

，當相同大小的ESD放電電流流經該二極體元件時，在逆

向偏壓情形下所產生的熱量遠大於該二極體元件在順向偏

壓情形下的熱量，也就是說在相同元件尺寸大小的前提之

下，二極體元件在順向偏壓之下所能承受的ESD電壓將遠

大於該元件在逆向偏壓之下所能承受的ESD電壓值。因此

，如何設計一個具有高ESD承受能力但只佔用小佈局面積

的ESD防護電路，必須要考慮元件在不同偏壓之下的特性

。

　　至於MOS元件或厚氧化層(Field-oxide)元件的ESD承受

能力，跟該元件的第二次崩潰點電流(It2, secondary-

breakdown current)有關。當ESD放電電流大於該元件的It2，

該元件便會造成不可回復性的損傷。有關MOS元件或厚氧

化層(Field-oxide)元件的It2量測方法，我們在第五章將有詳

細介紹。

　　在各種ESD防護元件之中，由於SCR元件在順向偏壓

與逆向偏壓之下的工作電壓都只有 ~ 1V左右，因此SCR元

件可在更小的佈局面積之下承受極高的ESD電壓。有關使

用SCR元件來設計ESD防護電路，在第六章將有詳細介紹

。

4.3 靜電放電防護電路的實例

　　利用上述的各種元件可以組合成不同型式的ESD防護

電路，常見的輸入級ESD防護如圖4.3-1所示。在圖4.3-1中

，有五種不同的設計，其ESD耐壓能力也各不相同，表4.3

-1顯示各種元件在同一0.8微米CMOS製程下之ESD耐壓能

力。元件的佈局面積越大，耐壓度當然會提昇，因此我們

可以用單位佈局面積上的ESD承受能力來做比較。在表4.3

-1中，橫向矽控整流器(lateral SCR)元件具有明顯的優越性

，在高集積度的要求下，SCR元件可以在較小的佈局面積

下提供CMOS積體電路較高的ESD防護能力。

圖4.3-1 CMOS積體電路中幾種常見的輸入級ESD防護電路

	The Protection Elements in Submicron CMOS On-Chip ESD Protection Circuits
	Diode N+/P-well	Zener Diode	Thin-Oxide NMOS (PMOS)	Thick-Oxide Device	Lateral SCR
Layout Area (μmxμm)	20 x 150	20 x 150	180 x 200	60 x 100	42 x 100
HBM ESD Failure Threshold (Volt)	500	2000	7000	4000	8000
MM ESD Failure Threshold (Volt)	50	200	700	300	500
	0.167	0.667	0.194	0.667	1.9

表4.3-1 各種元件在0.8微米CMOS製程下ESD耐壓能力之比較