ESD防護設計隨著積體電路的各式各樣應用而會有不同的設計出現。但在深次微米CMOS製程技術下，越來越嚴重的ESD問題是元件充電模式(CDM)之靜電放電現象。

由於輸入的閘極氧化層(gate oxide)在0.25μm製程下，僅約50A厚度而已，如此薄的閘極氧化層對CDM的靜電放電非常敏感，因此在本章節中，將針對CDM之ESD防護設計加以說明。

　　另外，在本章節中也將針對已應用在0.35μm以及0.25μm細胞元件庫(cell library)內之ESD防護設計，作案例上的說明。該ESD放電設計乃是利用所謂『動態浮接閘級技術』來促使I/O cell內的元件能夠均勻導通來排放ESD電流，因而可以承受HBM ESD電壓高達8KV以上。 此技術已成為該公司細胞元件庫主打的一項重要特點，並被廣泛用在國內外的積體電路中。

8.1  元件充電模式之防護設計 (CDM ESD Protection)

在前面章節中所提之靜電放電防護電路，大都是用來防護

人體放電模式(HBM)與機器放電模式(MM)的靜電放電。基

本上，靜電放電的來源是自IC的外界經由IC的腳位(pin)而

進入IC內。為防範此類靜電放電對IC的損傷，因此靜電放

電防護電路在IC的佈局中都繪製於輸入或輸出銲墊(bonding

pad)旁，以就近旁通排放靜電放電電流，其典型的設計顯示

於圖8.1-1中。

圖8.1-1

在圖8.1-1中，一輸入級靜電放電防護電路包含有兩級防護

電路，分別為首級防護電路(Primary ESD Protection) 與第

二級防護電路(secondary ESD Protection)。當人體放電模式

或機器放電模式之靜電放電發生在該輸入腳位時，來自IC

外界的高電位靜電電壓會經由輸入連接線而傳導到輸入級

電路的閘級，因此第二級防護電路的主要功能在於箝制靜

電電壓，以防止輸入級電路的閘級被過高的靜電放電電壓

所損傷，該第二級防護電路一般都是利用短通道(short-

channel)的NMOS元件來實現，如圖8.1-1中的Mn1所示。但

短通道的NMOS元件因為LDD結構與silicided diffusion的使

用，一般都承受不了多大的靜電放電電流，因此需再加入

一電阻R以及首級防護電路，該電阻R是用來保護二級防護

電路的短通道NMOS元件，以避免過大的電流流經該短通

道NMOS元件。而靜電放電電流主要依賴首級防護電路來

排放，該首級防護電路因此需要有高承受能力的防護元件

，但此類元件一般都具有較高的導通電壓或較慢的導通速

度，因此需要第二級防護電路的輔助才能夠有效地保護輸

入級電路的閘級。經由適當的設計，人體放電模式或機器

放電模式之靜電放電對積體電路輸入級的破壞，能夠被有

效地防範。

但是，靜電放電除了有人體放電模式與機器放電模式之外

，另有元件充電模式之靜電放電現象。如第二章之2.3節所

述，元件充電模式之靜電電荷是先儲存在浮接的(floating)

積體電路基體(substrate)之中，然後再經由突然接地的腳位

而放電出來，亦即靜電放電電流的產生不是來自IC外界的

靜電，卻反而是來自IC內部的基體。有關正極性或負極性

靜電電荷累積在浮接的積體電路基體之示意圖分別顯示於

圖8.1-2與圖8.1-3中。

圖8.1-2

圖8.1-3

由於積體電路是處於浮接狀態，累積其中的靜電電荷因同

性相斥之物理現象而均勻分佈在積體電路之中。然而積體

電路的元件都只製作於晶片表面約幾微米的厚度而已，例

如在一0.6微米的CMOS製程技術中，其N-well的深度僅約

2微米，N+或P+擴散層(diffusion)的深度僅約0.2微米，但一

晶片的厚度約有500~600微米，因此大部份的靜電電荷是儲

存在積體電路的基體(substrate)之中。當一具有元件充電模

式靜電電荷之積體電路的某一腳位突然接觸到地時，累積

在該積體電路內的所有靜電電荷便集中向這一接地的某一

腳位而產生放電電流，此種靜電放電電流是由積體電路的

內部經由接地的腳位而流出積體電路之外，此種放電現象

在電路上的等效示意圖顯示於圖8.1-4中。

圖8.1-4

此種元件充電模式之靜電放電經常造成輸入級電路的閘級

被打穿，典型的元件充電模式靜電放電所造成之閘級損傷

如圖8.1-5所示。由於靜電電荷瞬間自基體流出，如圖8.1-2

與圖8.1-3所示，輸入級電路的閘級在那瞬間即因過高的電

壓跨在閘級氧化層(gate oxide)上而被打穿，雖然該輸入級

電路所連接的輸入銲墊旁已有繪製輸入級靜電放電防護電

路，但元件充電模式靜電放電所造成之損傷仍然發生在輸

入級電路的閘級上，這主要是因為輸入銲墊旁的輸入級靜

電放電防護電路來不及導通以排放瞬間的元件充電模式靜

電放電電流，因為靜電電荷是累積在該積體電路的基體內

部，不是像人體放電模式或機器放電模式的靜電放電是來

自IC的外界經由IC的腳位而進入IC內。因此即使該輸入級

靜電放電防護電路能夠承受很高的人體放電模式或機器放

電模式的靜電放電電壓，其元件充電模式之靜電放電耐受

能力不一定高，例如圖8.1-5所顯示的輸入級電路閘級損傷

，該輸入級之人體放電模式的靜電放電耐受能力高達5000

V以上，但其元件充電模式之靜電放電耐受能力只有約500

V而已。

圖8.1-5

目前台灣已有幾家廠商的IC產品在產品測試之後，出現如

圖8.1-5所顯示的閘級損傷問題，主要是因為測試機台的吸

放操作或IC產品移動磨擦使得積體電路帶有靜電電荷，當

已測試好的IC產品接觸到地時，便可能會發生元件充電模

式之靜電放電現象而把已測試好的IC產品損傷。當IC產品

在出貨抽測檢驗時，經由再一次的功能測試才發現其中有

部份產品有異常漏電現象，這不僅無法順利出貨，更造成

IC產品生產上的困擾，因為無法確認已測試過的IC產品是

否依然百分之百仍是好的IC產品。隨著積體電路的各式各

樣包裝(package)應用，較常出現這種元件充電模式靜電放

電問題的是PLCC、QFP、或TQFP包裝等之類的IC產品。

隨著半導體製程技術的進步，電晶體閘級氧化層越來越薄

，元件充電模式靜電放電所造成的損傷現象將更常發生在

IC產品中，因此在積體電路靜電放電防護上必須要另外再

加入特別的設計來防範元件充電模式靜電放電對積體電路

的破壞。

隨著對元件充電模式靜電放電現象的了解，目前研究文獻

上所提出的解決方法是在輸入級電路閘級的旁邊就近再加

上一個小尺寸的閘級接地(gate-ground)NMOS元件，該小尺

寸的閘級接地NMOS元件所連接的地線(VSS)必需是該輸入

級電路所連接的地線，該小尺寸閘級接地NMOS元件的通

道長度(channel length)越短越好，其通道寬度(channel width)

約10~20微米即可。

圖8.1-6

此元件充電模式靜電放電防護電路示意圖顯示於圖8.1-6中

，其中的Mn2元件即是用來箝制跨在輸入級電路閘級上過

高的電壓。另一種防護設計顯示於圖8.1-7中，係利用兩個

小尺寸的二極體來箝制跨在輸入級電路閘級上過高的電壓

。

圖8.1-7

所加入的小尺寸閘級接地NMOS元件或小尺寸的二極體必

須要跟著該輸入級電路置放於IC內部，才能有效地防範元

件充電模式靜電放電對積體電路的破壞，但是這可能會引

發該IC產品對鎖住效應(latchup)免疫力下降的副作用，因

此該額外加入的小尺寸閘級接地NMOS元件或小尺寸二極

體必須要被一圈接地的P+擴散層(diffusion)所形成的保護圈

(guard ring)圍繞起來；另外一種作法是把該輸入級電路做

到輸入銲墊旁，以就近利用輸入銲墊旁的人體放電模式靜

電放電防護電路內的Mn1元件來保護輸入級電路的閘級，

但這會稍微增加輸入銲墊附近佈局的複雜度。

8.2 動態浮接閘級之ESD防護技術

　　在這個子節中，我們將介紹一種靜電放電防護技術─

『動態浮接閘級之ESD防護技術』。

　　在一完整的細胞元件庫中，輸出驅動級(output buffer)

的推動能力有不同的輸出電流規格，常見的輸出電流規格

是2mA、4mA、8mA、12mA、以及24mA等，其相對應的

輸出驅動級電晶體之元件尺寸也跟著大小變化。但在建立

一完整的細胞元件庫時，每一I/O cells的佈局面積一般都是

固定的高度與寬度，以方便整顆IC在自動合成時的自動化

作業，因此不同輸出電流規格的輸出驅動級皆具有相同的

佈局面積與佈局方式。為了變化成不同的輸出電流，輸出

驅動級電晶體之元件佈局一般是畫成手指狀(finger style)，

如圖8.2-1(a)所示，再利用改變接到前控制級(pre-buffer)的

手指數目來調變輸出電流的大小。例如，手指狀佈局的電

晶體元件每一手指的輸出電流是設計成2mA，如果一輸出

驅動級需要8mA的輸出電流，只要把4根手指閘極接到前

控制級即可，然後把其他不需使用NMOS手指閘極接地以

關閉多餘的手指狀電晶體元件，其等效電路如圖8.2-1(b)中

所示，其中Mn1是用來當提供輸出電流的電晶體元件，

Mn2是相對多餘的手指狀電晶體元件。利用改變手指閘極

的連接方式，即可產生不同輸出電流規格的輸出驅動級設

計，因其具有相同的佈局面積與佈局方式，很適合應用於

標準的細胞元件庫中。

圖8.2-1(a)

圖8.2-1(b)

　　但為提昇I/O cells的靜電放電防護能力，圖8.2-1中所

示之Mn2電晶體的手指閘極被加上了傳統的閘極耦合(gate

-coupled)設計，其等效電路如圖8.2-2中所示。

圖8.2-2

　　以期望該相對多餘的Mn2電晶體能夠協助提昇整個I/O

cell的靜電放電防護能力。在較小輸出電流的輸出驅動級內

，Mn1(Mp1)具有相對較小的元件尺寸，但Mn2(Mp2)具有相

對較大的元件尺寸，在靜電放電情形下如果大尺寸的Mn2(

Mp2)能夠及時導通來排放靜電放電電流，則整個輸出驅動

級的靜電放電防護能力能夠被有效地提昇，因此在6.4.1節

的閘極耦合技術被應用來促使大尺寸的Mn2 (Mp2)能夠被及

時導通來排放靜電放電電流，其設計如圖8.2-2所示。但其

人體放電模式(HBM)之靜電放電耐受能力顯示於表8.2-1中。

表8.2-1

　　不同輸出電流規格的輸出驅動級具有不同的靜電放電

耐受能力，雖然其中每一輸出驅動級佈局內Mn1+Mn2(Mp1

+Mp2)的元件總尺寸是一樣的，但2-mA輸出驅動級的人體

放電模式靜電放電耐受能力卻只有1000 ~ 1500V而已，但

12-mA輸出驅動級的人體放電模式靜電放電耐受能力卻可

高於2500V。其中一4mA的輸出驅動級在遭受2000V的人

體放電模式靜電放電破壞後，經由解剖發現被靜電放電損

傷的地方仍是在Mn1元件上。

　　但具有相對較大尺寸的Mn2卻毫髮未傷，這實驗結果

跟原本利用閘極耦合技術所預期的防護效果正好相反，閘

極耦合技術並未讓大尺寸的Mn2及時導通來排放靜電放電

電流。

　　再檢視圖8.2-2的設計，我們發現一個問題，當這個利

用閘極耦合技術所設計的輸出驅動級在PS-mode的靜電放

電測試下，出現在Output Pad上的ESD電壓雖然會經由閘極

與汲極的寄生電容(drain-to-gate overlap capacitance) 而耦合

一些電壓到Mn1與Mn2的閘極上，去促使該電晶體導通來

排放ESD電流，這原本就是閘極耦合技術的設計重點。但

在輸出驅動級的PMOS元件Mp1與Mp2中，其汲極到基體(

N-well)有一寄生的二極體(Dp1與Dp2)連接於Output Pad與

VDD電源線之間，且由於當電阻用的Mdn1元件之閘極必須

要連接到VDD以達成正確的電路功能，當正極性的PS-mode

靜電放電電壓出現在Output Pad上時，該ESD電壓會經由寄

生的二極體(Dp1與Dp2)向浮接狀態的VDD電源線充電，因

而導致VDD電源線上也具有高電壓，該當電阻用的Mdn1元

件在那一瞬間即被導通，因而把經由閘極與汲極之寄生電

容所耦合到Mn2閘極上的電壓給排放掉，但在Mn1閘極上所

耦合到的電壓卻因前控制級(pre-buffer)仍是關閉的而被保留

在Mn1浮接狀態的閘極上。其結果是，利用閘極耦合技術

所耦合到的電壓仍被保留在Mn1閘極上，但耦合到Mn2閘

極上的電壓卻給排放掉了，這當然造成ESD電流大部份會

經由導通的Mn1來排放掉，但由於Mn1只具有較小的元件

尺寸，其所能承受的ESD電流當然相對較低，這就是造成

表8.2-1所顯示的實驗結果，當輸出驅動級的輸出電流規格

較小時，其所對應之Mn1元件具有較小的元件尺寸，因此

其ESD耐受能力便相對的較低。這顯示出，光用閘極耦合

技術是無法有效提昇這種小輸出電流規格的輸出驅動級之

ESD耐受能力，必須要再加以修改才能有效提昇整體細胞

元件庫I/O cells的靜電放電防護能力。

　　由上述之分析可知，小輸出電流規格之輸出驅動級雖

然具有大尺寸的Mn2元件當其靜電放電保護元件，而且在

佈局上具有很對稱的指狀佈局結構，但其ESD耐受能力依

然無法提昇，其主要原因是在該輸出驅動級電路上Mn1(

Mp1)元件與Mn2(Mp2)元件的閘級連接方式不同。當靜電放

電發生時，Mn1(Mp1)元件的閘級等效是處於浮接狀態，但

Mn2(Mp2)元件的閘級卻等效是經由一電阻接地，因此如果

想要提昇此輸出驅動級電路的ESD耐受能力，必須要讓

Mn2(Mp2)元件的閘級在靜電放電發生時，也能等效是處於

浮接狀態，因此該大尺寸的Mn2(Mp2)元件便能及時導通來

排放ESD電流，由於Mn2(Mp2)具有大的元件尺寸，該Mn2

(Mp2)能提供高的ESD耐受能力。為達到這個目的，『動態

浮接閘級之ESD防護技術』便被發展出來。動態浮接閘級

之ESD防護技術在小輸出電流規格之輸出驅動級的設計如

圖8.2-4所示。

圖8.2-4

　　相較於圖8.2-2使用閘極耦合技術所設計的電路，該動

態浮接閘級技術增加了一當電阻作用的MR1(MR2)元件與

一當電容作用的MC1(MC2)元件連接到Mdn1(Mdp1)元件的

閘級。當PS-mode靜電放電發生在Output Pad上時，大尺寸

元件Mn2的閘級與小尺寸元件Mn1的閘級皆因閘極電容耦

合作用而耦合到相同的電壓，且該原本處於浮接狀態的

VDD電源線亦經由寄生在PMOS的二極體Dp1與Dp2而被充

電到高電位。在圖8.2-4中，Mdn1元件的閘級並不是直接連

接到VDD電源線，而是經由一等效的RC電路連接到VDD，

因此Mdn1元件的閘級電壓在靜電放電發生的瞬間仍是保持

在相對接地的電位，由於Mdn1元件閘級電壓在靜電放電發

生的瞬間依然等效接地，因此該Mdn1元件便處於關閉的狀

態。由於Mdn1元件處於關閉的狀態，因此經由閘極電容耦

合作用而耦合到Mn2元件閘級上的電壓便不會被漏放掉，

所以大尺寸的Mn2元件便可及時導通來排放靜電放電電流

。利用MR1元件與MC1元件所提供之等效RC電路的加入，

該大尺寸Mn2元件的閘極在靜電放電發生的瞬間是等效處

於浮接(floating)的狀態，與小尺寸Mn1元件的閘極相類似

，因此可以促使整個輸出驅動級的指狀佈局結構能夠均勻

地同時導通來排放靜電放電的電流，使整個輸出驅動級具

有很高的ESD耐受能力。這種利用時間延遲電路設計以達

到暫時性閘極浮接狀態的靜電放電防護技術，因此被稱為

『動態浮接閘級(Dynamic-Floating-Gate)技術』。利用此動

態浮接閘級技術在，圖8.2-4中的MR2元件與MC2元件即是

用來促使Mp2元件之閘極暫時處於浮接(floating)狀態，以

排放ND-mode的靜電放電電流。在NS-mode的靜電放電情

形下，由於寄生在Mn2 (Mn1)元件內的二極體Dn2 (Dn1)處

於形正向偏壓導通狀態，因此該輸出驅動級原本即具有高

的ND-mode靜電放電耐受能力。另外，在PD-mode的靜電

放電情形下，由於寄生在Mp2 (Mp1)元件內的二極體Dp2 (

Dp1)處於正向偏壓導通狀態，因此該輸出驅動級也具有高

的PD-mode靜電放電耐受能力。因此該『動態浮接閘級技

術』即是用來提昇輸出驅動級的PS-mode與ND-mode之靜

電放電耐受能力。圖8.2-4所示，利用『動態浮接閘級技術』

之整個輸出驅動級電路在 0.35-μm製程下的佈局實例顯示於

圖8.2-5中。

圖8.2-5

　　在PS-mode的靜電放電情形下，Mn2元件之閘極處於

浮接(floating)狀態的時間長短，可由MR1元件與MC1元件

的RC時間常數(time constant)來調整，準確的設計需用

HSPICE電路模擬程式來計算。典型模擬『動態浮接閘級

技術』在PS-mode的靜電放電情形下之閘級電壓波形與汲

極電流波形顯示於圖8.2-6(a)與8.2-6(b)中，當電容耦合之

閘級電壓高於NMOS的臨界電壓(threshold voltage)時，該

Mn2元件即被導通而產生汲極電流如圖8.2-6(b)所示，因此

利用Mn2元件閘級電壓的

圖8.2-6(a)

圖8.2-6(b)

觀測，即可計算出該Mn2元件在『動態浮接閘級技術』設

計下的導通時間(turn-on time, ton)。該Mn2元件在『動態浮

接閘級技術』下的導通時間跟MR1元件與MC1元件的RC時

間常數有關，藉由改變MR1元件或MC1元件的尺寸大小，

即可利用該『動態浮接閘級技術』來調整Mn2元件的導通

時間。在PS-mode的靜電放電情形下，『動態浮接閘級技術

』應用在一2-mA輸出驅動級之Mn2元件導通時間跟MR1元

件與MC1元件尺寸大小的關係顯示於圖8.2-7中。在圖8.2-7(a)

中顯示出，當MR1元件具有較長的通道長度(channel length)

或是具有較窄的通道寬度(channel width)時，該Mn2元件具有

較長的導通時間。在圖8.2-7 (b)中顯示出，當MC1元件具有

較大的閘級面積時，該Mn2元件亦具有較長的導通時間。

利用HSPICE電路模擬程式的精確計算，即可設計出MR1元

件與MC1元件合適的尺寸大小，一般而言該Mn2元件必需要

有足夠的導通時間(~20ns)以進入其電性上的驟回崩潰導通區

域(snapback region)來排放靜電放電的大電流。

相類似地，在ND-mode的靜電放電情形下，Mp2元件之閘極

處於浮接(floating)狀態的時間長短，可由MR2元件與MC2元

件的RC時間常數(time constant)來調整，準確的設計需用

HSPICE電路模擬程式來計算。其模擬結果顯示於圖8.2-8(a)

與圖8.2-8(b)中

圖8.2-8(a)

圖8.2-8(b)

，當電容耦合之負極性閘級電壓低於PMOS的臨界電壓

(threshold voltage)時，該Mp2元件即被導通而產生汲極電流

如圖8.2-8(b)所示，因此利用Mp2元件閘級電壓的觀測，即

可計算出該Mp2元件在『動態浮接閘級技術』設計下的導

通時間(turn-on time, ton)。在ND-mode的靜電放電情形下，

『動態浮接閘級技術』應用在一2-mA輸出驅動級之Mp2元

件導通時間跟MR2元件與MC2元件尺寸大小的關係顯示於

圖8.2-9中。在圖8.2-9 (a)中顯示出，當MR2元件具有較長

圖8.2-9 (a)

的通道長度(channel length) 或是具有較窄的通道寬度(channel

width)時，該Mp2元件具有較長的導通時間。在圖8.2-9 (b)中

圖8.2-9 (b)

顯示出，當MC2元件具有較大的閘級面積時，該Mp2元件

亦具有較長的導通時間。利用HSPICE電路模擬程式的精確

計算，即可設計出MR2元件與MC2元件合適的尺寸大小。

該『動態浮接閘級技術』亦可應用於輸入級靜電放電防護

電路中，一典型的應用設計顯示於圖8.2-10中，『動態浮接

圖8.2-10

閘級技術』被用來促使輸入級靜電放電防護電路大尺寸元

件(Mn2與 Mp2)的指狀佈局結構能夠均勻地導通來排放靜電

放電的電流，而小尺寸的Mn1與Mp1則當做第二級防護電路

以箝制輸往內部電路的輸入電壓。該『動態浮接閘級技術』

亦可應用於VDD-to-VSS電源線間之靜電放電箝制電路上，

這種設計顯示於圖8.2-11中，『動態浮接閘級技術』被用來

圖8.2-11

促使靜電放電箝制電路大尺寸元件(Mn2與 Mp2)的指狀佈局

結構能夠均勻地導通來排放靜電放電的電流，藉由VDD-to-

VSS電源線間之靜電放電箝制電路的加入，更可達成如第

七章所介紹的全晶片(whole-chip)靜電放電防護設計。

此『動態浮接閘級技術』已實際應用在 0.35-μm CMOS細胞

元件庫(Cell Library)之I/O cells上，其人體放電模式靜電放電

耐受能力顯示於表8.2-2中，

表8.2-2

不管輸出驅動級的輸出電流推動能力是2mA、4mA、8mA、

12mA、或24mA，其ND-mode與PS-mode的靜電放電耐受能

力皆大於八千伏特以上，相較於表8.2-1中利用傳統閘級耦

合技術之實驗數據，更顯示出此『動態浮接閘級技術』在

靜電放電防護設計上的具體成效。

對一2-mA輸出驅動級，利用傳統閘級耦合技術與此『動態

浮接閘級技術』的機器放電模式靜電放電耐受能力顯示於

表8.2-3中，在相同的佈局面積與佈局方式之下，『動態浮

接閘級技術』能夠促使整個輸出驅動級的指狀佈局結構均

勻地同時導通來排放靜電放電的電流，因而使整個輸出驅

動級具有很高的ESD耐受能力。

表8.2-3

另外，利用『動態浮接閘級技術』所設計的0.35-μm CMOS細胞

元件庫I/O cells之元件充電模式靜電放電耐受能力顯示於

表8.2-4中，元件充電模式之靜電放電在測試上有 Socket-mode

與 Field-induced mode之分。該利用『動態浮接閘級技術』所

設計的I/O cells之元件充電模式靜電放電耐受能力皆可 高於

1000V之國際標準。