的演進，元件的尺寸已縮減到深次微米(deep-submicron)階

段，以增進積體電路(IC)的性能及運算速度，以及降低每

顆晶片的製造成本。但隨著元件尺寸的縮減，卻出現一些

可靠度的問題。

　　在次微米技術中，為了克服所謂熱載子(Hot-Carrier)問

題而發展出LDD(Lightly-Doped Drain)製程與結構; 為了降低

CMOS元件汲極(drain)與源極(source)的寄生電阻(sheet

resistance) Rs 與 Rd，而發展出Silicide製程; 為了降低 CMOS

元件閘級的寄生電阻 Rg，而發展出 Polycide 製程 ; 在更進

步的製程中把Silicide 與 Polycide 一起製造，而發展出所謂

Salicide 製程。

　　在 1.0微米(含)以下的先進製程都使用上述幾種重要的

製程技術，以提昇積體電路的運算速度及可靠度。CMOS

製程技術的演進如表1-1所示，其元件結構示意圖如圖1-1

所示。

更小的元件尺寸，使得次微米CMOS積體電路對靜電放電

(Electrostatic Discharge ESD)的防護能力下降很多。但外界

環境中所產生的靜電並未減少，故CMOS積體電路因ESD

而損傷的情形更形嚴重。舉例來說，當一常用的輸出緩衝

級(output buffer)元件的通道寬度(channel width)固定在300

微米(mm)，用2微米傳統技術製造的NMOS元件可耐壓超過

3千伏特(人體放電模式)；用1微米製程加上LDD技術來製

造的元件，其ESD耐壓度不到2 千伏特；用 1 微米製程加

上 LDD 及 Silicide 技術來製造的元件，其 ESD 耐壓度僅約

1 千伏特左右而已。由此可知，就算元件的尺寸大小不變

，因製程的先進，元件的 ESD 防護能力亦大幅地滑落；就

算把元件的尺寸加大，其 ESD 耐壓度不見得成正比地被提

昇，元件尺寸增大相對地所佔的佈局面積也被增大，整個

晶片大小也會被增大，其對靜電放電的承受能力卻反而嚴

重地下降，許多深次微米 CMOS 積體電路產品都面臨了這

個棘手的問題。但是，CMOS 積體電路對靜電放電防護能

力的規格確沒有變化，積體電路產品的 ESD 規格如表 1-2

所示。

　　因此，在這個網站裡，我們將教導您有關積體電路的

ESD知識，並介紹積體電路的 ESD 規格標準以及積體電路

產品的ESD測試方法；再來，我們將教導您有關積體電路

的各種ESD防護設計，其相關技術含括製程 (Process)、元

件(Device)、電路 (Circuits) 、系統 (Systems) 、以及測量

(Measurement) 。這些相關技術的介紹及設計實例的說明，

必能協助您解決貴公司積體電路產品所遭遇到的 ESD問題

。