## 精读笔记 - <闩锁免疫的ESD功率钳位器件_针对智能功率IC应用>

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Design of a Latchup-Free ESD Power Clamp for Smart Power ICs

摘要：

A latchup-free design based on the lateral diffused MOS (LDMOS) adopting the "Darlington" approaches was designed. The use of Darlington configuration as the trigger circuit results in the reduction of the size of the circuit when compared to the conventional inverter driven RC-triggered MOSFET ESD power clamp circuits. The proposed clamp was fabricated using a $0.35{mu}m$ 60V BCD (Bipolar CMOS DMOS) process and the performance of the proposed clamp was successfully verified by TLP (Transmission Line Pulsing) measurements.

所用工艺：<工艺>

0.35um BCD Process

器件剖面：<剖面>

TLP测试数据：<测试数据图表>

Fig. 4和Fig. 5是用HSpice模型仿真出来的数据。

Fig. 6是TLP测试结果。

文章结论与创新点：<自拟>

略

我的评论及想法：<评论及想法>

这种用RC+big MOSFET 的 Power Clamp由于是使用频率侦测的方式来触发big MOSFET导通，泄放ESD电流。从而不用担心由于噪声或者是一些其他故障导致的误触发的引起的闩锁问题，但是要注意RC时间常数的设计避免频率引起的误触发。

文章提出的这个就是用来缩小面积的，是相比于下面这个 ESD Clamper

Fig. 2展示的这个Power Clamp其实也是改进过的，有中间只有一个反相器的，没有反向器件的，带其他反馈结构的…

这种类型统称”RC+Big MOSFET”,

有很多文献是针对这种类型的ESD Clamp，设计起来也比较简单（由于可以使用Spice模型进行仿真）。这类ESD Clamp的统一的缺点是面积太大了，相对于使用器件内部寄生路径的ESD防护器件，毕竟这个只是沟道走电流。但是由于设计简单，在大规模数字电流的ESD防护中使用的较多，而在模拟电路的ESD防护设计中较少使用。

标签：[无]

日期：2025-01-14