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利用VFTLP(Very fast TLP)分析ESD保护晶体管的开关行为

已有 398 次阅读| 2025-2-6 13:48 |个人分类:每日ESD文献|系统分类:芯片设计| CDM

## 精读笔记 - <利用VFTLP(Very fast TLP)分析ESD保护晶体管的开关行为>

Meta Date:

TitleAnalyzing the switching behavior of ESD-protection transistors by very fast transmission line pulsing
JournalJournal of Electrostatics
1st AuthorWolf Heinrich,Gieser Horst,Wilkening Wolfgang


Analyzing the switching behavior of ESD-protection transistors by very fast transmission line pulsing

摘要:

This work describes, how the very fast transmission line pulsing (VFTLP)-technique can be used to characterize the switching behavior of ESD protection elements. In a first application we investigate the behavior of a protection element consisting of a lateral and vertical transistor part. This element shows a good ESD performance under 100ns-TLP and HBM conditions. Under CDM relevant conditions, however, we could identify by means of VFTLP a delayed triggering of the vertical transistor part, which leads to an increased maximum voltage and thus to a low-failure threshold. In the second application we propose a methodology for the extraction of the base transit time parameter which improves the accuracy of a compact transistor model during turn on.


所用工艺:<工艺>

smart power technology


器件剖面:<剖面>

97TMY2Y3.png


TLP测试数据:<测试数据图表>


Fig. 6和Fig. 7是上述GGNMOS结构采用常规TLP测试测得的数据。Fig. 7中使用×作为图标的线条是将改结构内部横向的NPN大幅削弱之后的测得的结果。(削弱方法在Fig. 7的描述中有详细说明,修改了击穿面,由N+/P-well击穿,变为了n-epi/P-well击穿,所以可以清楚看到触发电压的大幅增大。)

Fig. 6和Fig. 7测得的数据对比是为了说明,在I<100mA时,主要是横向的NPN晶体管在起作用,而I>100mA时,主要时纵向的NPN晶体管在起作用。

PHI5PARI.png

Fig. 8是使用VFTLP设备进行的测试(施加脉冲的上升时间是100ps,可以说是相当的小。)但是此时测得的Vt1=40V,反而大于Fig. 6中TLP设备(上升时间是10ns)测得的Vt1=24V

理应来说上升时间为100ps时对应了更陡峭的上升沿从而带来了更大的dv/dt,引起更大的位移电流,从而更加容易触发内部寄生的NPN结构。但是实测结果表明Vt1不但没有减小,反而增大了很多。显然这个现象需要很好的理论解释。

文中详细的解释了基区渡越时间的增大是如何导致“位移电流”无法触发器件的。并非一句两句话能解释清楚,建议看原文。


文章结论与创新点:<自拟>

本文展示了如何使用VFTLP技术来分析ESD保护元件的开关行为。在第一个应用中,研究了一种由横向和纵向晶体管部分组成的保护元件。通过VFTLP,识别出了垂直晶体管的延迟开启,导致了器件电压的增加,从而引起了附加栅极监测器的触发和失效。这解释了该器件CDM阈值电压较低的原因。电路仿真显示了应力脉冲上升时间对器件最大电压的强烈影响,这取决于垂直晶体管部分的基区渡越时间。

在第二个应用中,描述了一种方法,该方法允许提取紧凑晶体管模型的基区渡越时间。该参数对于开关事件的模拟至关重要。虽然从VFTLP测量中提取的数值与理论预期的数据不完全相同,但将其纳入模型中提高了晶体管开启过程中的仿真精度。


我的评论及想法:<评论及想法>

这种ESD方向的远古论文,内部的内容之丰富确实难以想象。

本文首先在第二节介绍了,研究所采用的VFTLP测试系统的组成和原理。

之后介绍了一种器件结构,并对该结构相应的TLP和VFTLP测试的结果进行了理论分析。最后还对改结构进行了建模,并且对如何使用VFTLP系统提取改器件“基区渡越时间”的方法进行了介绍。

没有使用TCAD进行分析,但是建立的Compact transistor model进行了分析。仿真结构还和实测结果差不多(进行了仿真的校准)

内容太多了,工作量太大了,而且难度都不低。牛!我这篇阅读笔记根本写不完这篇文章里面丰富的内容。


标签:[无]

日期:2025-02-06



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