## 精读笔记 - <在sub-100nm的体CMOS技术中用于高频电路的ESD防护的二极管和SCR器件的寄生电容研究>

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Capacitance investigation of diodes and SCRs for ESD protection of high frequency circuits in sub-100nm bulk CMOS technologies

摘要：

S-parameter test structures show total capacitances per perimeter of ESD diodes increased from 0.42fF/mum in 90nm technologies to 0.7fF/mum in 65nm and 45nm technologies. To achieve lower capacitances for high frequency circuits, layout and process optimization are needed. SCR devices from a 45nm technology show 0.32fF/mum and can be used for circuit applications with stringent capacitance requirement. Two different BEOL wiring schemes are investigated for optimized metal coupling capacitance.

所用工艺：<工艺>

90nm 65nm 45nm CMOS Process

Diode器件剖面：<剖面>

本文采用了二端口S参数测量对ESD二极管进行了表征。使用了标准的开/短路去嵌入程序用于去除不必要的布线电容。（对于S参数测量仪器的结构，组成，测量原理，以及开短路去嵌入程序的工作原理还不怎么了解，需要自己去调查学习一下）

Fig. 3表示两种二极管在不同的频率和不同的反向偏压下的寄生电容的数据。从Fig.3中给出的数据可以看到两点重要的趋势：1.反向偏压越大则寄生电容越小。（why?二极管的寄生电容主要分为扩散电容和势垒电容两种，当处于反向偏置的时候，扩散电容很小可以忽略不记，而当反向偏压增大时，空间电荷区宽度增加，根据电容的计算公式，即电容的总大小与两中间电介质层的厚度成反比，导致势垒电容减小）2.当频率＞20GHZ时，器件的总寄生电容开始下降。（文章中给出的解释是：当频率＞20GHZ时串联电阻开始占主导地位。我不理解为什么串联电阻占主导地位，器件的总寄生电容就开始下降了？）

Diode测试数据：<测试数据图表>

如果将二极管的势垒电容进一步分为侧壁电容和底部电容，二极管的总周长增加（保证宽长比不变）显然是会同时增大二级管的侧壁电容和底部电容的。

从Fig. 7中可以看到总周长与器件的总寄生电容的正相关关系是非常明显的。

需要注意的是在势垒电容（侧壁电容+底部电容）中，底部电容占大头。这就牵涉导了一个简单的数学几何问题，显然在保证矩形的周长不变的条件下，矩形的宽长比越大，总面积就越小。基于这一点原理，可以在保证总的周长不变的条件（二级管的总周长与二级管能够提供的It2呈正相关）下去缩小二级管器件的底部电容，从而减小器件的总势垒电容。

从Fig. 9可以看到，随着P+ diffusion finger width的增大器件的总寄生电容是增大的。与上述的理论解释是符合的。但是缩小P+ diffusion finger width能带来寄生电容的减小，同时会影响到二极管的导通电阻，导致导通电阻减小，如Fig. 10所示。

上述其实是在研究二极管的版图与二极管器件的寄生电容和ESD泄放能力的关系。本文进一步的研究了工艺对二极管器件寄生电容的影响。

从Fig. 4中可以明显看到，在三个不同工艺下，二极管寄生电容的差异。

从Fig. 11中可以看到不同的NW的掺杂工艺也会对寄生电容产生影响。From the base NW process to process A,B and C, the N-well dopant concentration decreases with the implanatation energy increasing.

NWELL总掺杂浓度的减小和注入能力的增大会降低二极管的总寄生电容（这里指的主要是势垒电容），从工艺的角度和势垒电容的形成原理也很容易理解这一点。

SCR 器件剖面：<剖面>

这是一个很传统的Diode Triggered SCR Device。

SCR 测试数据：<测试数据图表>

因为SCR器件具有多个相互串联的PN结，所以SCR器件具有比二极管更低的本征寄生电容。Fig. 14的测试数据很好的符合并证实是了这一点。

Fig. 16中出现这样的趋势，其实通过理论分析是很好确定的。但是趋势容易确定，具体的取值却还是很难通过计算确定。（比如说为了实现寄生电容和寄生电阻的Trade-off，选用那种布线方式，以及器件的总指长选择多少最优，目前还是只能通过大规模实验的方式，然后根据测试结构确定，通过TCAD仿真确定则一定需要Fab的“工艺参数”）

文章结论与创新点：<自拟>

首次总结了90nm、65nm和45nm体硅CMOS工艺下ESD二极管的射频电容表征结果。S参数测试结构显示，ESD二极管的单位周长总电容从90nm工艺下的~ 0.42fF / μ m增加到65nm和45nm工艺下的~ 0.7fF / μ m。高频电路需要通过布局和工艺优化来实现更低的电容值。45nm工艺的SCR器件显示~ 0.32fF / μm，可用于对电容有严格要求的电路应用。研究了两种不同的BEOL布线方案，给出了优化的布局方案。

我的评论及想法：<评论及想法>

学习ESD防护器件寄生电容，与器件结构和工艺的关系的第一篇文章，总的来说还不错。

对于高频电路，如高速串行链路电路，或射频( Radio Frequency，RF )接收电路，研究器件寄生电容与器件结构和工艺参数的关系意义重大。为了平衡ESD性能和电容负载，总是需要进行权衡。在极端情况下，为了达到可接受的电路性能，必须牺牲ESD性能。

为了部分缓解对低电容的迫切需求，已经发表了几种ESD协同设计方法，并证明是成功的。然而，可以得出这样的结论：ESD器件的电容值越低，这些协同设计技术就越能被用来改善信号通路的阻抗匹配，以及减少由于增加电路元件(通常大的片上线圈电感)而导致的硅面积消耗。

本文探索了N阱掺杂剖面工程和阳极面积减小等技术来降低二级管的寄生电容，同时也对比了SCR器件的寄生电容和二极管的寄生电容的关系。本文关于这些所得到的实验数据和结论对于优化器件的寄生电容还是很有指导意义的。

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日期：2025-02-17