电源域esd防护中内部电路的失效机理" data-source-line="1" style="--tw-border-spacing-x: 0; --tw-border-spacing-y: 0; --tw-translate-x: 0; --tw-translate-y: 0; --tw-rotate: 0; --tw-skew-x: 0; --tw-skew-y: 0; --tw-scale-x: 1; --tw-scale-y: 1; --tw-pan-x: ; --tw-pan-y: ; --tw-pinch-zoom: ; --tw-scroll-snap-strictness: proximity; --tw-gradient-from-position: ; --tw-gradient-via-position: ; --tw-gradient-to-position: ; --tw-ordinal: ; --tw-slashed-zero: ; --tw-numeric-figure: ; --tw-numeric-spacing: ; --tw-numeric-fraction: ; --tw-ring-inset: ; --tw-ring-offset-width: 0px; --tw-ring-offset-color: #fff; --tw-ring-color: rgb(59 130 246 / .5); --tw-ring-offset-shadow: 0 0 #0000; --tw-ring-shadow: 0 0 #0000; --tw-shadow: 0 0 #0000; --tw-shadow-colored: 0 0 #0000; --tw-blur: ; --tw-brightness: ; --tw-contrast: ; --tw-grayscale: ; --tw-hue-rotate: ; --tw-invert: ; --tw-saturate: ; --tw-sepia: ; --tw-drop-shadow: ; --tw-backdrop-blur: ; --tw-backdrop-brightness: ; --tw-backdrop-contrast: ; --tw-backdrop-grayscale: ; --tw-backdrop-hue-rotate: ; --tw-backdrop-invert: ; --tw-backdrop-opacity: ; --tw-backdrop-saturate: ; --tw-backdrop-sepia: ; line-height: 1.2; margin-top: 1em; margin-bottom: 16px; font-size: 2.25em; padding-bottom: 0.3em; font-family: "Helvetica Neue", Helvetica, "Segoe UI", Arial, freesans, sans-serif; text-wrap-mode: wrap; background-color: rgb(255, 255, 255);">Meta Date:

The Failure Mechanism of Internal Circuit During ESD Striking a Power to Another Power

摘要：

Although power supply stressed with respect to another supply is one test items of the electrostatic-discharge (ESD) qualification. However, a current path still exists that has not been reported earlier. From the failure analysis result, the damage is located at the high-voltage N-Well (HVNW) guard-ring of the zapped power domain. Based on the TCAD simulation, the failure mechanism is identified, and shows good agreement with silicon. It proves that the ESD current can only flow through the internal circuit of the zapped power domain and P+ guard-ring (VSS) to become a quiescent current before the power clamp device turns on. So, the internal circuit of the zapped power domain and P+ guard-ring become a substrate triggering circuit to turn on the parasitic npn bipolar between two different power domains, resulting in most ESD current flowing through HVNW guard-rings to induce the damage.

所用工艺：<工艺>

0.25um BCD Process

器件剖面：<剖面>

Fig. 1展示了比较常见的用于低压领域（<5V）的多电源域ESD防护网络。上图中方框框住的反向的二极管链，提供串联起两个电源域的ESD泄放路径，又提高噪声隔离的电源域隔离的作用。

Fig. 1中的两个缺点需要指出，

一· 当VDD1和VDD2不同时开启，也就是存在一个开启时间差，那么上图红色方框中的反向二极管链就会开启（这种开启是我们不希望看见的，这个问题也叫“上电过程的漏电问题”）。利用“跨域ESD钳位单元”进行不同电源域间的ESD防护可以很好的避免这个问题。

二· 不适合应用再高压领域，当VDD2和VDD1相差较大时，那么上图红色方框中的二极管链需要很多级，必然遇上“达林顿效应”。而且当阳极因电源ON而加电压，阴极因电源OFF而虚接地时，二极管串成为达林顿对，并向p -衬底提供大电流。由于其具有较大的衬底电流，如果附近存在电路，可能会触发闩锁或npn双极型，导致芯片故障。所以，一般来说，这种保护方案只适用于低压( LV )技术的(≤5V)。

Fig. 2展示了本论文所研究的电路的跨域ESD防护示意图。CK-I和CK-II分别表示两个电源域的内部核心电路，Power Clamp用的都是HVPOMS器件。此处由于不需要对两个电源域进行噪声隔离，所以直接将VSS1和VSS2连接起来了。

Fig. 4展示的是用于电源钳位的HVPMOS器件。

TLP测试数据：<测试数据图表>

单个电源域内的PC测试没有任何问题，但是测量跨电源域时（从VDD1到VDD2的PC测试）却出现了异常。从Fig. 6可以清楚的看到这一情况。

从Fig. 3到Fig. 7的对比可以发现异常。经过EMMI测试发现，PC1好像是被“短路”了，显然这并不是我们设计的ESD泄放电流路径。接下来的任务就是找出将PC1短路的内部寄生路径。

经过EMMI的锁定失效位置，加上SEM的仔细观察发现CK-I和CK-II的VDD保护环上有明显的失效痕迹。初步分析是由VDD1的电源环到VDD2的电源环之间的寄生NPN器件导通所致。为了验证猜测，进行了工艺级TCAD仿真，仿真结果如下：

改进办法：把VDD环给打散了，把靠近的VDD1和VDD2给去除了。而保留远端的VDD1和VDD2，提供隔离。

Fig. 8是改进前的，Fig. 14是改进后的，Fig. 15是改进前后的TLP测试的结果对比。显然这种改进有效的防止的寄生NPN开启，防止了PC1被该寄生NPN短路。跨域的Power Clamp（VDD1到VDD2）满足防护等级的要求。

文章结论与创新点：<自拟>

找到了跨电源域Power Clamp（VDD1到VDD2）的失效原因，并给出了一种有效的解决办法。

我的评论及想法：<评论及想法>

这种类型的文章真少见，很多都是单纯研究ESD器件特性的文章。而On-Chip ESD Protection 必然不仅仅是用于ESD防护网络的ESD器件的设计，而整个ESD防护网络和被保护的核心电路之间是相互影响的，尤其体现在版图设计的层面上。这篇文章的报道就是一个很好的例子。

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日期：2025-01-13