## 精读笔记 - <工作在高电压和高温下的精密集成电路的片上保护>

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On-chip protection in precision integrated circuits operating at high voltage and high temperature

所用工艺：<高压BCD 工艺>

器件剖面：<剖面>

TLP测试数据：<测试数据图表>

从Fig. 3可以看到高温（150摄氏度），下器件的漏电会显著增大，导致不满足应用要求。

从Fig. 4可以看到在125摄氏度下，随着施加DC电压时间的增长，也会导致器件的漏电逐渐增大。

文章针对出现该现象的原因提出了合理的解释，并给出了从版图上进行优化解决的办法。优化后测试的漏电结果如Fig. 6所示，在150摄氏度下长时间的DC电压偏置下都没有出现漏电增大的情况，且漏电水平满足要求。

文章结论与创新点：<自拟>

如上图3所示：展示了这个器件在不同的温度下的漏电电流。可以清楚的看到温度提高器件的漏电电流提高了4个数量级。

从上图4可以看出来在高温高压下随着时间的变化，器件的漏电流也有显著的提升。文章找出了之所以出现漏电电流的原因，并通过一定的方法加以解决。

改进后的器件漏电问题得到了很好的改善，如上图6所示。

我的评论及想法：<评论及想法>

ESD器件的漏电数量级，也是ESD器件设计的一个重要指标。

本文提出了一种导致漏电电流过大的原因：是由电荷俘获在Silicon - STI (浅沟隔离)界面激活，导致寄生表面PMOS形成沟道状反型区(见Fig. 2a 中的Mpx)，从而导致了漏电出现了4到5个数量级的增大。

文章引入了N+环，来消除了这个效应，丛而成功解决了高温高压下漏电变大的问题。

标签：[无]

日期：2024-01-09