## 精读笔记 - <栅包裹二极管触发的高压SCR钳位结构>

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Gate bounded diode triggered high holding voltage SCR clamp for on-chip ESD protection in HV ICs

所用工艺：<90nm-CMOS, 0.35um-CMOS,30V 0.13um-BCD>

器件剖面：

TLP测试数据：

文章结论与创新点：<自拟>

文章中研究了浮空N漂移区对ESD防护器件维持电压的影响。

研究了一系列的参数，对器件维持电压的影响包括

”different NWELL/P+ junction spaces“ ；

N+漂移区的宽度；

N+漂移区域的构成‘

其中关于N+漂移区域的构成是一个比较有意思的点，文章研究了三种N+漂移区成分对ESD器件性能的影响，分别是单独的N+、单独的NWELL、N+和NWELL。

其测试曲线如下图所示：

可以看到有N+的引入似乎对器件漏电影响很大，而且N+和NWELL的组合器件的It2大幅下滑，从数据中可以看出最好是使用单独的NWELL效果最好。

我的评论及想法：<评论及想法>

文章中提到了两点自己还没有看明白的点，

Frist：关于ESD设计窗口中AMR（Absolute Maximum Ratings）确定了ESD防护器件触发电压Vt1的下限值。为什么这个AMR电压确定了ESD防护器件Vt1的下限呢？以及这个AMR电压指的是什么呢？此篇文章中没有细说，网上也没有查阅到相关的资料。

网友对AMR的解释：例如电源地或者其他信号pin都非常不干净，比如5V电源pin我们正常使用其值是在4.5_{5.5V，但很多Datasheet上标注这个电源pin电压范围是-0.3}6V,用SCR结构做ESD，为了避免误触发，可能需要触发电压高于6V，但是低于内部电路的击穿电压。

Second：文章中提到了“曲线示踪法”一种和TLP测试类似的一种用于研究ESD器件性能的一种测试方法。如下图：

看到柯明道早期的文章中也经常展示该测试方法，这种测试方法应该是在TLP测试方法之前，经常采用的一种用于展示ESD防护器件性能的测试方法。

通常Curve Tracer的测试的脉宽是要宽于TLP测试的脉宽的。由于脉宽较长会导致ESD器件的维持电压出现退化现象（原因自热导致寄生晶体管的β增大，导致器件的Vh下降。文中有更加详细的解释。），可以从Fig. 11中看到使用Curve Tracer测到的维持电压是要略低于TLP测到的维持电压的。

这篇文章最最重要的一点发现是：维持电压不同时，使用脉宽更大的测试（比如说：Curve Tracer 测试）其维持电压的退化程度是不同的，维持电压越高退化的就越明显。

从Fig. 12中可以看到使用TLP测试维持电压为22V和24V的两个器件，用Curve Tracer测试的维持电压分别为20V和10V。

从22V下降到20V只是略微下降，但是从24V下降到10V，可以说是严重下降。所以这个下降程度会如何很难估计，目前只能说，用TLP测试测得的维持电压越大，其在大脉宽下维持电压下降的就会越明显。

标签：[无]

日期：2024-10-15