## 精读笔记 - <面积高效的内嵌电阻触发SCR，具有较高的Esd鲁棒性>

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Area-Efficient Embedded Resistor-Triggered SCR with High ESD Robustness

所用工艺：0.3 um CMOS Process

器件剖面：

TLP测试数据：<测试数据图表>

Fig. 6.用的是上升下降时间为10ns，脉宽为100ns的TLP测试。可以看出两者在触发电压维持电压上的一些区别，但是两者在失效电流上基本是一致的。接下来关于器件的一个重要参数的对比便是器件的开启时间和过冲。Fig. 7.展示了VFTLP测试的结果。200ps的上升沿，10ns的脉宽。

从Fig .7 可以看出ERTSCR的过冲还是要大一点的。

从Fig. 8.中的漏电数据来看，由于器件独特的结构这漏电是有点快啊！不知道什么样的应用能接受这样的漏电。文章中给出了改器件的应用场景：“suitable for the ESD protection of the ICs working at 1.2V or below”

文章结论与创新点：<自拟>

调整了一下DCSCR的结构，使得改进后的结构的版图设计可以使用整块金属来布置，而无需使用金属叉指的方式。但是从测试数据来看金属叉指的方式并没有因为金属宽度小于整块金属的宽度而导致It2的下降。可以看到两者的It2是基本一致的。相反ERTSCR的过冲还有所增大，这一点对于先进工艺节点来说可能是比较致命的。

我的评论及想法：<评论及想法>

调整了一下器件结构，来达到更好的金属布线。可惜此处金属布线并没有成为制约It2的因素，所以这种结构的It2基本是一致的，反而修改后的过冲还有所增大。

不过如果稍加思考，想想DCSCR的多指结构，（比如说两指）其版图的金属布线其实是更加不好布线的，而如果采用本文提出的ERTSCR结构，其两指结构的布线变会方便许多。

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日期：2024-12-30