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ESD(6)
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第六章 互補式金氧半積體電路之靜電放電防護技術
| 在前面的章節中，已就積體電路的靜電放電防護，做
一基本性的概念教導。在本章中，將就靜電放電防護設計 做技術專業上的進一步說明，以利從事積體電路工作者， 得以改善其 IC對靜電放電(ESD)的可靠度問題。 6.1 前言CMOS製程演進與ESD(HBM)耐壓能力的關係顯示於 圖6.1-1(a)與圖6.1-1(b)中，該圖是美國IBM公司研究人員 在1993年發表的論文中所提到的。在先進的CMOS製程中 ，MOS元件都做有LDD (Lightly-Doped Drain)結構，在國內 0.35微米的製程中已開始使用Silicided diffusion在MOS元件 的擴散層(diffusion)上，以降低MOS元件在汲極與源極端的 雜散串聯電阻，；另外，為了降低MOS元件在闡極(Gate) 上的雜散串聯電阻，會有Polycide的使用；在某些更先進的 製程中，Silicided diffusion與Polycide會在製程同一步驟中一 起做，而取名叫"Salicide"製程；此外，隨著MOS元件縮小 化，VDD電壓源的下降，MOS元件的闡極薄氧化層(Gate Oxide)越來越薄；這些先進製程上的改進可大幅提昇 CMOS IC內部電路的運算速度、集積度、以及可靠度。 但是這些先進製程卻留下一個最大的不良後遺症，就 是用這些先進製程製做的CMOS IC很容易就被ESD所破壞 ，這引發了IC產品可靠度問題。而靜電存在世界上的每一 環境之中，因此CMOS IC在量產中以及使用中都必需要注 意ESD對CMOS IC的破壞。為了提昇先進製程下之CMOS IC對ESD的防護能力，近幾年來各種研究正熱烈地進行中 ，陸續有一些創新性的做法發表以及專利申請，本章節乃 摘取幾種比較實用的技術加以說明。
圖6.1-1(a)
6.2 製程上(Process Level)的改進方法在製程上為加強深次微米CMOS IC的ESD防護能力， 目前發展出兩種製程技術以應用於量產製程中。
6.2.1 ESD-Implant Process(防靜電放電佈植製程)在圖6.2-1中，顯示出兩種不同的NMOS元件結構，在 左半邊的是次微米製程下的標準元件結構，擁有LDD的汲 極(Drain)及源極(Source)，此LDD是用來減低MOS之汲極端 在通道(channel)下的電場強度分佈，以克服因熱載子效應( Hot carrier effect)所造成的I-V特性因使長時間用而漂移的問 題。但這個LDD結構做在MOS元件通道(channel)的兩端， LDD的深度(junction depth)只有約0.02μm，這等效在汲極與 源極的兩端形成了兩個"尖端"，ESD放電作用類似於雷擊， "尖端放電"的現象便容易發生在LDD這個尖端結構上，當這 種LDD元件用於輸出級(output buffer)，NMOS元件很容易便 被ESD所破壞，即使NMOS元件在輸出設計中擁有很大的尺 寸(W/L)，其ESD防護能力在HBM測試下仍常低於1000伏特 。  圖6.2-1 為了克服因LDD結構所帶來ESD防護能力下降的問題 ，製程上便發展出ESD-Implant Process，其概念乃是在同一 CMOS製程中，做出兩種不同的NMOS元件，一種是給內 部電路用，具有LDD結構的NMOS元件，另一種是給I/O( 輸入/輸出)用，但不具有LDD結構的NMOS元件。要把這兩 種元件結構合併在同一製程中，便需要在原先的製程中再 加入一層ESD-Implant用的Mask(光罩)，利用此ESD-Implant Mask再加上一些額外的製程處理步驟，便可在同一製程中 做出不同的NMOS元件。由於用ESD-Implant Mask做出的元 件不具有LDD的結構，其結構像傳統long-channel的製程所 做出的元件，故其像早期的NMOS元件一樣，能擁有較高 的ESD防護能力。利用ESD-Implant Process做出來的NMOS 元件擁有較深的接面深度(Junction Depth)，故其會有較嚴 重的橫向擴散作用，這導致利用ESD-Implant Process做的 NMOS元件不能用太短的channel length(L)。例如，在一 0.6μm的CMOS製程下，ESD-Implant Process的NMOS元件 最小通道長度L是1.4μm。 另外，用ESD-Implant Process做的NMOS元件與LDD結 構的NMOS元件不同，故需要額外的處理及設計來抽取這 種ESD-Implant NMOS元件的SPICE參數，以利電路模擬與 設計工作的進行。雖然ESD-Implant的NMOS元件會增加製 程處理上的步驟，增加通道長度L，增加元件參數抽取上 的處理，但這些成本上的增加卻可換來CMOS IC在ESD防 護能力上的有效提昇。例如圖6.2-1所示，在相同channel width (W=300μm)情形下，LDD結構的NMOS元件，其ESD 防護能力只有約1000V(HBM)；但ESD-Implant的NMOS元 件，其ESD防護能力可提昇到4000V。 此外，有另一種ESD-Implant的做法，如圖6.2-2所示， 把一濃摻雜濃度硼(P型)打入在contact正下方N型diffusion與 P-substrate接觸面之間，以降低該接面的崩潰電壓，例如 在一0.35微米的製程中，可把原先約~8V的接面崩潰電壓 降低到約 ~6V。因為該接面具有較低的崩潰電壓，當靜電 放電出現在該NMOS元件的汲極(drain)時，靜電放電電流 便會先由該低崩潰電壓的接面放電，因此該NMOS元件汲 極端的LDD結構不會因靜電尖端放電的現象而先被靜電損 傷。利用這種做法，NMOS元件仍可保有LDD結構，因此 該NMOS元件仍可使用較短通道的channel length，而且該 NMOS元件的SPICE參數跟其他的NMOS元件相同，除了 接面崩潰電壓之外，不必另外抽取這種ESD-Implant的 NMOS元件的SPICE參數。
 圖6.2-2 6.2.2 Silicided-Diffusion Blocking Process (金屬矽化物擴散層分隔製程)Silicided diffusion的主要目的在降低MOS元件在汲極與 源極端的串聯雜散電阻Rd及Rs，在一沒有silicided diffusion 的CMOS製程下，N+ diffusion的阻值約30~40Ω/□，但在有 silicded diffusion的先進製程下，其阻值下降到約1~3Ω/□， 由於擴散層的Sheet Resistance大幅降低，使得MOS元件的操 作速度可以有效地提昇，因而使CMOS技術可以做到更高頻 率的應用。silicided diffusion技術在0.35μm(含)以下的CMOS 製程中已屬於標準配備。 但當有silicided diffusion的MOS元件被用來做輸出級的 元件時，由於其Rd與Rs都很小，ESD電流很容易便經由 PAD傳導到MOS元件的LDD結構，一下子就因LDD做"尖端 放電"而把MOS元件破壞掉，因此在0.35μm製程的MOS元 件，其ESD防護能力更大幅度地下滑，畫製再大尺寸(W/L) 的元件當輸出級也無法有效地提昇其ESD防護能力。為了 提昇輸出級的ESD防護能力，在製程上發展出Silicided- Diffusion Blocking的製程技術，其概念乃把輸出級用的 NMOS元件中的silicided diffusion去除，使其汲極與源極的 sheet Resistance回復到30~40Ω/□的阻值，因而使MOS元件 具有較高的Rd與Rs，較大的Rd與Rs可以有效地提昇MOS元 件對ESD的防護能力。為了達成上述目的，在製程上需要 多用一層光罩來定義出silicided diffusion blocking的區域， 如圖6.2-3所示。實驗數據顯示，channel width W=300μm 的NMOS元件在silicided diffusion製程下(含LDD結構)，其 HBM的ESD耐壓度低於1000V，但若使用silicided-diffusion blocking的技術，在相同channel width下(含LDD結構)，其 ESD耐壓度可提昇到約4000V，這顯示了Silicided-diffusion Blocking Process用在I/O元件上對ESD防護能力的提昇作用 。雖然Silicided-diffusion Blocking技術對ESD防護能力有所 提昇，但除了增加製程複雜度之外，亦會因Silicided- diffusion的Blocking處理過程而容易造成污染的問題，這會 造成低良率(low yield)的問題，因此在製程處理上需要更精 細的技術控制。
當然，亦可在有silicided diffusion的製程上，同時利用 ESD-Implant技術去掉LDD結構，再用Silicided-diffusion Blocking技術去除輸出級MOS元件的Silicided diffusion，這 樣更可以大幅提昇CMOS IC輸出級的ESD防護能力，但其 相對地在製程處理上的步驟及製造成本也會增加。 除了利用Silicided-diffusion Blocking技術來去除輸出級 NMOS的silicided diffusion之外，另有一種高明的技巧可達 到相同的功效而不需要用到Silicided-diffusion Blocking的製 程處理。圖6.2-4顯示了這種利用N-well來達到Silicided- diffusion Blocking的作用。在圖6.2-4中，其汲極(Drain)的N + diffusion是斷開的，位於中央中間的N+ diffusion利用 contact連接出去當汲極端，而斷開的區域(Field-oxide區域) 利用N-well結構把這中間的N+ diffusion連接到MOS通道的 汲極N+diffusion去。這N-well的作用等效是個電阻作用， 用來限制ESD放電的瞬間峰值電流；另外在contact下方包 有N-well結構，更可防止因ESD電流造成contact spiking而使 汲極與P-substrate短路的現象。利用這種N-well電阻的作法 ，只要在佈局(Layout)時把汲極的N+ diffusion斷開，再畫上 N-well做適當的連接即可達成，不需要用到Silicided-diffusion Blocking的額外光罩及製程處理程序。利用佈局上控制Field -Oxide區域的spacing，即可做出不同大小的N-well電阻。這 N-well電阻會影到輸出級的推動能力，但只要稍微加大輸出 級的元件尺寸(W/L)即可適度地回復其正常的推動能力，而 達到實用且省錢的最佳效果。
 圖6.2-4 6.3 元件上(Device Level)的改進方法本節介紹一種特殊的CMOS元件結構叫做LVTSCR(Low-Voltage Triggering SCR，低電壓觸發矽控整流器)，此 LVTSCR元件在單位佈局面積下具有最高的ESD防護能力。 在CMOS IC的ESD防護能力因製程先進發展而大幅下降的今 日，LVTSCR元件在ESD防護上的角色日益重要，利用這種 特殊元件，CMOS IC的ESD防護能力能夠在只佔用到較小的 佈局面積下即可有效地被大幅提昇，而不需要用到上一節 所述的那些製程上的額外處理。
6.3.1 LVTSCR元件SCR的元件結構題示在圖6.3-1中，SCR元件就是P-N-P-N四層半導體結構的組成。在圖6.3-1，此四層結構 依序為P+ diffusion、N-well、P-substrate、N+ diffusion。這 個四層結構也就是導致CMOS Latchup(鎖住效應)問題的相 同結構。但在ESD防護能力上，這SCR結構有特殊明顯的 優秀能力，其能在最小的佈局面積下，提供最高的ESD防 護能力。但若只是上述的四層結構，如此的SCR元件其起 始導通電壓等效於CMOS製程下N-well與P-substrate的接面 崩潰電壓。由於N-well具有較低的摻雜濃度，因此其接面 崩潰電壓高達30~50V(依製程而定)，具有如此高的接面崩 潰電壓，使得SCR元件在ESD防護設計上需要再加上第二 級保護電路。這第二級ESD保護電路的目的在提供ESD防 護能力，當SCR元件尚未導通之前。因SCR元件要到30V 才導通，在ESD電壓尚未昇到30V之前，此SCR元件是關 閉的，這時SCR元件所要保護的內部電路可能早就被ESD 電壓所破壞了，因此需要加入第二級保護電路來先保護內 部電路。利用適當的設計，在第二級保護電路未被ESD破 壞之前，SCR元件能夠被觸發導通來排放ESD電流，只要 SCR元件一導通，其低的握住電壓(Holding Voltage)便會拑 制住ESD電壓在很低的電壓準位，因此內部電路可以有效 地被這個SCR元件所保護住。但是第二級保護電路需要正 確的設計才能夠達到上述的目的，另外，這第二級保護電 路會佔用額外的佈局面積，這使得在pad附近的Layout會變 得較複雜。
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擾，LVTSCR元件在SCR元件結構中結合了一個short- channel的NMOS元件，其結構圖如圖6.3-2所示。利用一個 NMOS的汲極橫跨做在N-well與P-substrate的接面上，這可 以使SCR元件的起始導通電壓下降到等效於short-channel NMOS元件的驟回崩潰電壓(snapback breakdown voltage)， 約10~15V左右。這使得LVTSCR元件不需要額外的第二級 ESD防護電路便可以有效地保護內部電路。LVTSCR元件 的導通乃是利用當其內嵌的short-channel NMOS元件發生 驟回崩潰時，引發電流自其汲極流向P-substrate，這會引 起電流自N-well流向P-substrate，也因而觸發了SCR元件的 導通。為了防止LVTSCR元件在CMOS IC正常工作情形下 會被導通，其內含的short-channel NMOS元件之閘極(gate) 必須要連接到地去，以保持該NMOS元件是關閉的。
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技術下的ESD防護能力得以大幅提昇又不需要額外的製程 處理步驟及光罩，但其缺點是不容易設計，要有一定的經 驗才能夠充份發揮這個原本是缺點(造成CMOS Latchup問 題)的寄生元件成為ESD防護上的優異元件。
6.3.2 互補式LVTSCR元件的設計在第二章中，已提到ESD測試的各種標準，對一CMOS IC之輸入腳或輸出腳而言，有四種不同的的ESD放 電測試組合，其中以PS-mode及ND-mode最易導致IC損傷。 在先前的設計中，LVTSCR元件只被安排在PAD到VSS的放 電路徑上，也就是該LVTSCR元件只被用來提昇PS-mode的 ESD防護能力，但該輸入或輸出腳的ESD耐壓度是以四個 ESD放電測試組合模式下最低的耐壓值為判定值，故在先 前的設計中仍欠缺了ND-mode的ESD防護能力的提昇。 在圖6.3-3中顯示了一種互補式LVTSCR的靜電放電防 護電路。在該電路中，有兩個LVTSCR元件，其中 LVTSCR2被安排在PAD到VSS之間用來防護PS-mode的ESD 放電，此LVTSCR2是在SCR元件中內嵌一NMOS元件而成 的；另外有一LVTSCR1元件被安排在PAD到VDD之間，用 來防護ND-mode的ESD放電，此LVTSCR1元件是在SCR元 件內嵌一PMOS元件而成的。這LVTSCR1與LVTSCR2正好 形成互補式的(Complementary)的結構，可以有效地提昇該 PAD的ESD防護能力。另外NS-mode的ESD放電，在圖6.3-3 中，被D1二極體所旁通掉；PD-mode的ESD放電被D2二極 體所旁通掉。二極體在順向偏壓情形下，可以承受很高的 ESD電壓放電，但在逆向偏壓下，就變得很易遭到ESD破 壞。在圖6.3-3所示的互補式LVTSCR靜電放電防護電路中 ，四個不同的放電組合都被一對一地防護著，故可以真正 地提供全方位的高ESD防護能力。另外，由於LVTSCR1內 嵌的PMOS之閘極是接到VDD，所以LVTSCR1在CMOS IC 正常工作情形下是關閉的，只有當ESD放電時才會被導通 ，此LVTSCR1的導通電壓等效於PMOS元件的驟回崩潰電 壓(約-10~-15V)。LVTSCR2元件就是6.3.1所說的LVTSCR元 件一樣，在此不再重覆。
 圖6.3-3 實現出來的元件剖面圖，利用這種特殊設計，CMOS IC的 ESD耐壓度可以有效地提昇而不需要動用額外的ESD- Implant或Silicided-diffusion Blocking的額外製程處理。
 圖6.3-4 施例如圖6.3-5所示。
 圖6.3-5 6.3-6所示，該LVTSCR2元件的崩潰導通電壓在一0.8微米 的製程技術之下是15.5V，而該NMOS元件的驟回崩潰電 壓是15.64V。
6.3-7所示，該LVTSCR1元件的崩潰導通電壓在一0.8微米 的製程技術之下是 -16.98V，而該PMOS元件的驟回崩潰電 壓是 -17.1V。這顯示了該互補式LVTSCR靜電放電防護電 路的確具有低導通電壓的特性，它更能及早崩潰導通以排 放靜電放電電流。有關該互補式LVTSCR靜電放電防護電 路與一般CMOS元件的ESD承受能力比較，顯示於表6.3-1 中。該LVTSCR1元件與LVTSCR2元件在較小的佈局面積下 ，果真能承受更高的ESD電壓，這顯示了LVTSCR元件在靜 電放電防護上的優異性能。
表6.3-1 輸出級(output buffer)的電晶體元件合併佈局在output PAD 的旁邊，用來保護該CMOS輸出級的電晶體元件，這種應 用顯示於圖6.3-8中。在圖6.3-8的PTLSCR (PMOS-Trigger Lateral SCR)元件就等效於圖6.3-3中的LVTSCR1元件， NTLSCR(NMOS-Trigger Lateral SCR)元件就等效於圖6.3-3 中的LVTSCR2元件。在圖6.3-8中，更顯示出其互補式的 特性，該PTLSCR元件可與輸出級的輸出PMOS在佈局上 結合在一起共用防護圈(guard rings)，NTLSCR元件可與輸 出級的輸出NMOS在佈局上結合在一起共用防護圈，所以 佈局面積可以更有效地節省，而在深次微米製程下輸出級 的ESD防護能力得以提昇。
 圖6.3-8 6.3.3 高雜訊免疫力的LVTSCR元件隨著積體電路的廣泛應用，積體電路可能被使用在具有雜訊干擾的工作環境下，積體電路必須對外界雜訊干擾 具有某種程度的免疫能力。當積體電路在正常運作時，突 發的雜訊干擾可能會觸發在 I/O Pad上的LVTSCR元件導通 而造成電路系統工作上的錯誤。一實際的例子顯示在圖 6.3-9中，一積體電路Chip 1的輸出級推動另一積體電路 Chip 2的輸入級，該積體電路Chip 2的輸入級是用一 LVTSCR元件來做靜電放電的防護元件。
 圖6.3-9 輸出級送出一個高電位的Logic 1訊號至一積體電路Chip 2 的輸入級，以達成某一時序下的訊號傳遞，在此電路狀態 下，積體電路Chip 1輸出級內的PMOS元件被導通，因此在 Output Pad上的電位被充電至VDD的位準，經由電路板上 導線的連接，另一積體電路Chip 2輸入級的Input Pad亦被 充電至VDD的位準。 如果在這個時候，有一突發的雜訊電波(Noise Pulse) 正好干擾耦合到該電路板上的連接線，該雜訊干擾可能會 在積體電路Chip 2輸入級的Input Pad上形成一過高的電壓 脈衝，這過高的電壓脈衝便會意外地觸發導通在Input Pad 上的LVTSCR元件，因LVTSCR元件導通後的握住電壓( holding voltage)只有約1伏特左右，因此在積體電路Chip 2 Input Pad上的電壓位準會被意外導通的LVTSCR元件箝制在 約1伏特左右，此過低的電壓位準傳送到積體電路Chip 2的 輸入級將會被判讀成Logic 0的電路訊號，因而造成電路系 統操作上的錯誤，若該電路系統是用來控制某一機械的開 關動作，將會造成不可預期的意外事件。 此外，該導通的PMOS元件(在積體電路Chip 1內)及因 雜訊干擾而意外觸發導通的LVTSCR元件(在積體電路Chip 2內)在VDD與VSS之間形成一漏電路徑，造成電路系統上 的電能耗損(power loss)問題。在電路系統的電磁干擾(EMC )測試下，經常會產生過高的電壓脈衝耦合到該電路系統中 各積體電路的輸出或輸入腳位上，若該輸出或輸入腳位是 使用LVTSCR元件當作靜電放電的防護元件，便會有上述電 路系統操作錯誤的現象發生，在某些應用LVTSCR元件當作 靜電放電防護元件的積體電路產品已經被證實有系統操作 錯誤的問題。這導致原本在靜電放電防護上極被看好的 LVTSCR元件在實際電路系統應用上，反而不能被安全地採 用。 類似的雜訊干擾情形亦顯示於圖6.3-10的左圖中，一 積體電路Chip 3的輸出級是用一LVTSCR元件來做靜電放 電的防護元件，該積體電路Chip 3的輸出級送出一Logic 1 的訊號至外界負載，此時若一過高的電壓脈衝恰巧出現而 耦合到該輸出級的Output Pad，這過高的電壓脈衝便會意外 地觸發導通在Output Pad上的LVTSCR元件，因此在該輸出 級Output Pad上的電路狀態變會轉變成Logic 0的訊號，造成 電路系統操作錯誤的發生。PMOS元件的I-V曲線在圖6.3-10 的漏電路徑上即成為LVTSCR元件的負載，其電性上的關係 如圖6.3-10中的右圖所示，兩曲線的交叉點即是漏電電流的 大小。
 圖6.3-10 積體電路Chip 3輸出級內的PMOS元件尺寸有關，積體電路 輸出級為了能快速推動外界負載，經常設計有大尺寸的輸 出級元件，因此相對引起的漏電電流可達數百mA之譜， 這造成電路系統上嚴重的電能漏損問題。 為了避免當靜電放電防護用的LVTSCR元件在電路系 統雜訊干擾下意外地被導通，該LVTSCR元件必需對雜訊 干擾具備一定程度的免疫能力，如此該LVTSCR元件才能 夠被安全地應用在積體電路內。為達到這個目的，已有兩 種解決之道如圖6.3-11所示，一是提昇該LVTSCR元件的觸 發電流到約200mA左右，另一是提昇該LVTSCR元件的握 住電壓(holding voltage)比電路系統的VDD電位來得高。在 接下來的文章中將介紹此類具有高雜訊免疫力的LVTSCR 元件。
 圖6.3-11 矽控整流器(high-current NMOS-trigger lateral SCR)元件結構 圖，叫做 HINTSCR 元件。
 圖6.3-12 矽控整流器(high-current PMOS-trigger lateral SCR)元件結構 圖，叫做 HIPTSCR 元件。這兩個元件可以與積體電路的輸 出級PMOS元件與NMOS元件合併在佈局中以提昇該輸出級 的靜電放電防護能力，其應用在積體電路輸出級的等效電 路圖顯示於圖6.3-14中，而其相對應之實際佈局圖顯示於 圖6.3-15中。
 圖6.3-13
的LVTSCR元件中而成，該 HIPTSCR 元件係利用一旁通二 極體Dn2埋入一P型的LVTSCR元件中而成。此特別埋入的 二極體會分流掉一部份的觸發電流，因此該 HINTSCR 元 件與 HIPTSCR 元件必須要有更大的外界觸發電流才會被觸 發導通，改變二極體在該 HINTSCR 元件與 HIPTSCR 元件 結構內的面積大小即可設計出不同觸發電流的 HINTSCR元 件與 HIPTSCR 元件。該 HINTSCR 元件與 HIPTSCR 元件在 一0.6微米的CMOS製程中已被實際製作出來，其I-V特性曲 線分別顯示於圖6.3-16與圖6.3-17中。
 圖6.3-16
一觸發點是因其內建之NMOS元件崩潰導通所致，因該 HINTSCR 元件內具有一旁通二極體Dp2流掉一部份的觸發 電流，因此該 HINTSCR 元件並不會馬上進入握住區域( holding region)，當外界所加的觸發電流大於第二觸發點電 流時，該 HINTSCR 元件便會完全導通而進入握住區域( holding region)，此 HINTSCR 元件之握住區域與前述之 LVTSCR 元件之握住區域完全相同，因此該 HINTSCR 元件 的靜電放電防護能力與前述之 LVTSCR 元件相同，但該 HINTSCR 元件卻具有極高的雜訊干擾免疫能力。由圖6.3- 16中可知，該 HINTSCR 元件的第二觸發點電流高達 218.5 mA，具有如此高的第二觸發點電流，該 HINTSCR 元件對 過高電壓脈衝的免疫能力大於 VDD+12V，即一過高電壓脈 衝具有一電壓位準比VDD高12V也不會觸發導通該HINTSCR 元件。 相類似地，由圖6.3-17中可知，該 HIPTSCR 元件的第 二觸發點電流高達 -225.5mA，因此該HIPTSCR 元件亦具有 極高的雜訊干擾免疫能力。由於SCR 元件對溫度變化具有 敏感性，因此該 HINTSCR 元件在不同溫度下的第二觸發點 電流與電壓特性亦被測量顯示於圖6.3-18中，當溫度上升到 150℃時，該 HINTSCR 元件的第二觸發點電流亦高達170m A左右，因此在高溫狀況下該 HINTSCR 元件仍具有高的雜 訊干擾免疫能力。有關上述各種 SCR 元件的觸發點電壓電 流比較表顯示於表6.3-2中，其中該HINTSCR與HIPTSCR元件 具有高達200mA以上的觸發電流，但也具有僅約10V左右的 觸發電壓，因此該HINTSCR與HIPTSCR元件能夠提供積體電 路有效的靜電放電防護能力，亦對雜訊干擾具備一定程度的 免疫能力，這使得HINTSCR與HIPTSCR元件能夠被安全地應 用在積體電路的靜電放電防護電路上。
 圖6.3-18
表6.3-2 voltage)提昇至比電路系統的VDD電位來得高，成為一高 握住電壓矽控整流器(high-holding-voltage SCR)元件，但其 觸發點(trigger point)電壓電流仍保持跟先前所述的LVTSCR 元件一樣低，如圖6.3-11之右圖所示。由於此高握住電壓 矽控整流器的握住電壓比VDD電位來得高，即使該矽控整 流器被雜訊干擾而導通，但在雜訊干擾暫態消失之後，因 電路系統的VDD電位無法支持該矽控整流器維持在導通狀 態，該矽控整流器便會自動關閉，因此不會造成電路系統 的錯誤操作或漏電電流產生。 但在一般的(bulk) CMOS製程技術下，要使一SCR元件 的握住電壓比VDD電位來得高並不容易，需要利用到防止 CMOS積體電路鎖住效應(latchup)的防護圈以及較寬大的佈 局間隔，如此雖可提昇該SCR元件的握住電壓，但該SCR 元件變得很難被導通，將無法即時導通來排放靜電放電發 生時的瞬間大電流，這將導致需要被保護的元件會先被靜 電放電所破壞。但在磊晶沈積(eptiaxial substrate)的晶片上 ，其基體(substrate)阻值被大幅降低以防止CMOS積體電路 鎖住效應的發生，在這種磊晶沈積的晶片上，要單純地提 昇一SCR元件的握住電壓就容易多了。 圖6.3-19中顯示一LVTSCR元件在磊晶沈積的晶片上因 不同的佈局間距 "S" 所導致的不同握住電壓關係圖，當佈 局間距"S"增加時該LVTSCR元件的握住電壓亦相對增加， 然而該LVTSCR元件的靜電放電耐受能力隨著握住電壓的 增加卻反而降低，蓋因LVTSCR元件的握住電壓增加將使 得靜電放電電流流過該LVTSCR元件時，在該LVTSCR元件 上產生更大的電能(power)消耗，這導致更多的放電熱能必 須由該LVTSCR元件來承受，也因此一LVTSCR元件的握住 電壓相對增加時，其靜電放電耐受能力卻反而降低。
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提昇該LVTSCR元件的握住電壓但不致降低該LVTSCR元件 的靜電放電耐受能力，這適當的佈局間距"S"在不同的磊晶 沈積晶片的CMOS製程中亦會不同，因此要有事先的實驗 調查才能找出最佳的佈局間距"S"。 6.4 電路上(Circuit Level)的改進方法本節介紹利用電路上的技巧來提昇CMOS IC的ESD防 護能力，其主要是利用ESD放電的瞬間電壓快速變化的特 性，藉由電容耦合(coupling)作用來使ESD防護電路或元件 達到更有效率的防護動作。
6.4.1 閘極耦合(Gate-Couple)技術在次微米或深次微米製程下，元件的ESD防護能力下 降，為提昇CMOS IC的ESD防護能力，在輸入/輸出PAD的 ESD防護用元件或輸出級電晶體元件都會被做得較大，以 期利用大尺寸的元件設計來提昇ESD防護能力。大尺寸的 元件在佈局上經常畫成手指狀(finger-type)，例如一個 NMOS元件其W/L=1000/0.6，則會在佈局上畫成10支finger ，彼此互相並聯在一起。但是，在ESD放電發生時，這10 支finger並不一定會同時導通(一般是因Breakdown而導通) ，常見到只有2-3支finger會先導通，這是因佈局上無法使 每finger的相對位置及拉線方向完全相同所致，這2~3支 finger一導通，ESD電流便集中流向這2~3支的finger，而其 他的finger仍是保持關閉的，所以其ESD防護能力等效於只 有2~3支finger(約300/0.6)的防護能力，而非10支finger的防 護能力。這也就是為何元件尺寸已經做得很大，但ESD防 護能力並未如預期般地上昇的主要原因。 為克服大尺寸電晶體在ESD放電情下，不均勻導通的 情況，圖6.4-1顯示了利用電容耦合作用來使大尺寸電晶體 的每一finger能均勻地導通的設計。圖6.4-1(a)的設計是美 國德州儀器(TI)公司在1992年所報導的設計，該設計利用 NMOS的雜散Cgd電容做耦合元件，那個field-oxide device 加強了耦合電容的效用，當有正的ESD電壓突然出現在 PAD上時，此瞬間的電壓變化會導致NMOS閘極電壓跟著 上升，由於電容耦合作用之故。因NMOS的閘極上有耦合 的正電壓，故大尺寸NMOS元件的finger會被一起導通而進 入驟回崩潰區(snapback region)，由於大尺寸輸出元件 NMOS的每一finger能夠均勻導通，ESD放電能量便可均勻 分散到每一finger來承受，因此其ESD防護能力才能夠被有 效地提昇，真正發揮大尺寸電晶體元件應有的ESD防護水 準。
.gif) 圖6.4-1(a)
因此，閘極耦合技術就是用來促使大尺寸電晶體在 ESD放電下能夠均勻導通來旁通ESD電流的一個有效方法。 圖6.4-1(b)是此電容耦合技術應用於輸入級ESD防護電 路上的一種安排，GCNMOS(Gate-Couple NMOS)是ESD電流 旁通用的元件，具有大的尺寸。因應用在輸入端，故其閘 極需經由一電阻Rg(~10KΩ)接地，以使該GCNMOS在 CMOS IC正當工作時是關閉的。另有一NMOS連接成電容 狀Cc，此NMOS乃被用來加強電容耦合作用，當有正的ESD 電壓在輸入PAD上發生時，一部份的正電壓會經由Cd與Cc 耦合到GCNMOS的閘極，此閘極電壓會經由Rg放電到地去 ，Rg的大小會影響閘極電壓的維持(Holding)時間。 GCNMOS因而可以達到均勻導通的目的，以提昇其ESD防 護能力。 6.4.2 互補式的閘極耦合靜電放電防護電路在第三章中已強調過，在任一I/O Pin上的ESD放電有 四種測試組合，所以ESD防護設計必需要考慮這四種測試 組合的ESD放電路徑，以免引起內部電路損傷的問題。圖 6.4-2顯示了互補式閘極耦合靜電放電防護電路，在此電路 中，除了閘極耦合的NMOS之外，另有一閘極耦合的PMOS ，其在四種放電測試組合下的工作原理請參見圖6.4-3。
 圖6.4-2
在這電路中提供了四種不同的放電路徑來有效旁通 ESD電流，ND-mode ESD放電是利用閘極耦合PMOS元件來 旁通ESD電流，PS-mode ESD放電是利用閘極耦合NMOS元 件來旁通ESD電流。選擇合適的Cn(Cp)與Rn(Rp)，此電路 能夠提供有效的ESD防護而不影響該CMOS IC的正常工作 。 圖6.4-4顯示此電路的實現技巧，該耦合電容可以利用 PAD與其下方Poly層的寄生電容來做，這可以不用佔用額 外的佈局面積來實現這個電路。其實際佈局方式請參見圖 6.4-5。
 圖6.4-4
6.4.3 閘極耦合互補式LVTSCR靜電放電防護電路圖6.4-6顯示了CMOS製程在深次微米低電壓下的輸入 級及傳統的輸入級ESD防護電路，在低電壓製程下，PMOS 及NMOS的Gate Oxide越來越薄，例如，在0.25μm的CMOS 製程技術下，Gate-Oxide厚度只剩50A左右，如此薄的Gate Oxide很容易便會被ESD所破壞。然而在傳統的輸入級ESD 防護電路設計上，常用一short channel的NMOS元件做第二 級保護，利用此NMOS的drain breakdown電壓來箝制gate- oxide上的ESD電壓。但是隨著低電壓製程的演進，gate- oxide breakdown電壓與drain breakdown電壓越來越接近， 甚至可能低於drain breakdown電壓，這時傳統的ESD防護 設計便無法有效地保護這種愈來愈薄的Gate Oxide。因此 一種結合前述LVTSCR元件與電容閘極耦合技術的靜電放 電電路設計便被發展出來。
 圖6.4-6 結合圖6.3-3與圖6.4-2的設計，可得圖6.4-7。在圖6.4-7 中，有一Gate-Coupled PTLSCR安排於PAD與VDD之間，有 一Gate-Coupled NTLSCR安排於PAD與VSS之間。在LVTSCR 元件介紹時已說明LVTSCR元件的導通電壓已下降到NMOS (或PMOS)元件的drain breakdown電壓，但此drain breakdown 電壓在深次微米低電壓製程下，仍可能極接近(甚至大於) Gate-Oxide breakdown電壓，為使LVTSCR元件的導通電壓 能夠再下降，利用Gate-Couple技術即可達成。當正的ESD 電壓發生在PAD上時，Cn會耦合正電壓到Mn1的閘極，因 此Mn1便會被導通，該被導通的Mn1會進一步觸發NTLSCR 元件的導通，當NTLSCR元件一被導通，其低的Holding Voltage即可有效地箝制ESD電壓而得以保護輸入級內部的 薄閘極氧化層。相同地在ND-mode ESD放電情形下， PTLSCR元件便會因Mp1的導通而觸發導通來保護內部的薄 閘極氧化層。因此，閘極耦合NTLSCR與PTLSCR元件的等 效導通電壓可以更被降低，且此導通電壓可藉由Cn (Cp)與 Mn1 (Mp1)的耦合作用來控制，也就是說可以做到可調性( tunable)的設計。
 圖6.4-7 因此在深次微米低電壓的製程下，不需利用額外的製 程處理，其ESD防護能力仍可藉由圖6.4-7的設計而大幅提 昇。當製程技術進步到深次微米的地步，前述的磊晶沈積 晶片將已大幅地被採用，且由於低電壓的工作需求，電路 的VDD電壓亦下降至僅約2.5V或1.8V而已，因此NTLSCR 與PTLSCR元件的Holding Voltage可以很容易地利用適當的 佈局間距而稍大於VDD電位，因此閘極耦合NTLSCR與 PTLSCR元件在深次微米低電壓的製程下，可是安全地用 來保護積體電路產品避免靜電放電的破壞。 圖6.4-8顯示圖6.4-7電路的元件剖面設計圖，該耦合電 容Cn與Cp可利用PAD與Poly的寄生電容來達成，在佈局上 改變這兩層重疊的面積即可調整耦合電容的大小，其實際 實施佈局圖參見圖6.4-9。
 圖6.4-8
在圖6.4-9中的Rp與Rn是利用Poly電阻來做，但在深次 微米製程下，Poly層已大多用Ploycide，其具有更低的阻值 ，在這種製程下，大阻值(~KΩ)的Rp與Rn若用Polycide的 Poly layer來拉，會佔用很大的佈局面積，此時可用小尺寸 的PMOS或NMOS來達成Rp與Rn的相同功能。這種適合用 在有Polycide或Salicide製程的閘極耦合互補式LVTSCR靜電 放電防護電路顯示於圖6.4-10中。
 圖6.4-10 6.4.4 實驗數據有關於Gate-Coupled PTLSCR與傳統Gate-Source短接的 PMOS的元件特性測量圖參見圖6.4-11。關於Gate-coupled NTSLSCR元件與傳統Gate-source短接的NMOS元件之元件 特性測量圖參見圖6.4-12。當PTLSCR/NTLSCR元件的閘極 具有負/正電壓時，其導通電壓(Switching Voltage)在圖6.4- 11與圖6.4-12中可被明顯地降低，故利用閘極耦合技術可 以有效地降低PTLSCR與NTLSCR元件的導通電壓，而得以 保護更薄的輸入級閘極氧化層。又LVTSCR元件能在最小 的佈局面積下提供最高的ESD防護能力，故此閘極耦合互 補式LVTSCR靜電放電防護電路集數項優點於一身。此電 路的實際ESD測試結果列於表6.4-1，此電路能夠在小的佈 局面積下提供有效且高水準的ESD防護能力，對講求輕薄 短小的IC產品而言，是一大技術性上的進步。
.gif) .gif) 圖6.4-11
表6.4-1 | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
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