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日志

Verification| UVM| Verilog| Verdi| dve| vcs| English| Script| Low Power| Misc| DC| physical design|

分享 sv class: yuanpin318 2019-6-18 20:56; 1 子类调用父类的member： super . computer_crc(); 2 子类和父类的handle相互赋值 parent = child; $cast (child, parent); 3 父类作为函数参数 ...; 个人分类: Verilog|512 次阅读|0 个评论

分享 randomize(null)用作checker的例子: yuanpin318 2019-5-27 21:45; class Eth_rx ; rand integer Pkt_len ; rand integer Var ; constraint var_c { Var 1518 ; Var 64 ;} endclass program Eth_25 ; Eth_rx rx = new (); initial begin rx . Pkt_len = 32 ; rx . Var ...; 个人分类: Verilog|1229 次阅读|0 个评论热度 6

分享 combinational loop detect: yuanpin318 2019-5-27 13:00; 1. in DC, use "report_loop" 2. Linting 3. vcs 3.1 compile, evaluation and simv otpion vcs +vcs+loopdetect ... 3.2 ucli interface: use loop_detect.tcl in the hanging point #!/usr/bin/tclsh proc loop_detect {args} { set h ...; 个人分类: Verilog|1963 次阅读|0 个评论

分享 Verilog basics: yuanpin318 2019-5-27 10:37; 0 Verilog History 0.1. IEEE Std 1364-1995 0.2. IEEE std 1364-2001 0.3. IEEE std 1364-2005 1. 如何加pullup rtranif1 (port0, vdd_pull1, en); 注意：assign (pull1, pull0) port0 = en ? 1'b1 : 1' ...; 个人分类: Verilog|831 次阅读|0 个评论

分享 System Verilog Basics: yuanpin318 2019-5-24 15:52; 0. Systemverilog standard 0.1. IEEE Std 1800-2005 0.2. IEEE Std 1800-2009 0.3. IEEE Std 1800-2012 1. Packed Array and Unpacked Array bit B; ...; 个人分类: Verilog|1544 次阅读|0 个评论

分享 verilog UDP: yuanpin318 2018-8-30 12:52; 1. combinational UDP primitive tsmc_mux (q, do, d1, s); output q; input do, d1, s; table //d0, d1, s: q 0 ? 0 : 0; 1 ? 0 : 1; ? 0 1 : 0; ? 1 1 : 1; 0 0 x : 0; 1 1 x: 1; endtable endprimitive ...; 个人分类: Verilog|2639 次阅读|0 个评论

分享 system verilog interface: yuanpin318 2018-8-29 09:19; interface param_if#(int width = 8); logic clk; logic data; clocking active_cb @(posedge clk); default input #1 output #1; output data; endclocking ...; 个人分类: Verilog|878 次阅读|0 个评论

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