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Simulator 2022-08-15
VCS IRUN QuestaSim 15-Aug-2022 Fast - Only for Verilog/SV : qverilog D:/Practice/sv_practice/enum.sv -l enum.log -R -do vsim.do - ...
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04 uvm_sequence 2019-07-11
1. Overview    用来产生激励， 由sequencer发送sequence_item给driver    1.1 和uvm_sequence有关的method     & ...
(1388)次阅读|(0)个评论
uvm_sequence_item 2019-07-11
1. 从uvm_object扩展而来     1.1 uvm_object的method          get_name(), get_full_name(),&nbs ...
(2275)次阅读|(0)个评论
ICC基础 2019-07-03
1. 基本介绍    1.1 data setup: 为design plan创建基本设计单元        a. 载入必须的综合的数据： logic library, ...
(9421)次阅读|(2)个评论
Formality basic 2019-06-26
1. 为什么要formal verification    比较两个design的function是否一致    RTL 功能正确： function verifiation:  UVM testbench + s ...
(5872)次阅读|(3)个评论
互相排斥的时钟 2019-06-20
1. 定义: mutually exclusive clock     CLK1和CLK2是同步的，但逻辑上互相排斥 2. fully mutually exclusive clocks   & ...
(1825)次阅读|(0)个评论

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wwwl 2021-7-20 08:59
楼主有formality 的lab 及lab_guide 吗？
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