日志
MOS工艺里面，为什么一般都用Nwell来做隔离
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一、物理原理：PN结的天然隔离特性
反向偏置PN结的耗尽区
N-well与P型衬底（P-sub）形成 PN结，当N-well接电源电压（VDD）、P-sub接地（GND）时，PN结处于反向偏置状态。
反向偏置会在结区形成耗尽层（Depletion Region），该区域载流子浓度极低，电阻极高（可达兆欧级），可阻断相邻器件的电流泄漏。
寄生二极管的阻断作用
N-well/P-sub构成的寄生二极管在反向偏压下截止，阻止衬底电流横向流动，实现器件间的电学隔离。
二、N-well对比P-well的三大优势
| 特性 | N-well | P-well |
|---|---|---|
| 载流子迁移率 | 电子迁移率（≈1350 cm²/V·s） 高于 空穴（≈480 cm²/V·s） | 空穴迁移率低，导致PMOS性能差 |
| 耐压能力 | 反向击穿电压更高（因电子电离率低） | 击穿电压较低，易引发漏电 |
| 抗闩锁效应 | 可抑制寄生NPN管触发（衬底为P型） | 寄生PNP管更易导通，闩锁风险高 |
✅ 关键点：N-well工艺中，PMOS做在N阱内，NMOS直接做在P衬底上，既保证PMOS性能，又简化工艺。
三、工艺兼容性：与CMOS流程无缝集成
单一阱结构简化制造
传统P-well工艺：需同时制作N-well和P-well，增加光罩和离子注入步骤。
N-well工艺：仅需制作N阱，NMOS直接利用P型衬底，减少30%工艺复杂度。
避免闩锁效应（Latch-up）
N-well/P-sub结构可增大寄生双极型晶体管的基区宽度，提升触发电流阈值（典型值>1mA），降低闩锁风险。
配合保护环（Guard Ring）（N-well加N+环、P-sub加P+环）可进一步阻断寄生电流路径。
衬底偏压控制灵活
P型衬底可直接接地，通过体效应（Body Effect） 调节NMOS阈值电压，而N-well接VDD可固定PMOS的体电位。
四、隔离性能的量化对比
| 参数 | N-well隔离 | 深槽隔离（DTI） |
|---|---|---|
| 隔离耐压 | 20~50V（中压） | >200V（高压） |
| 寄生电容 | 较高（约1fF/μm²） | 极低（≈0.1fF/μm²） |
| 工艺成本 | 低（标准CMOS工艺） | 高（需刻蚀深槽+填充） |
| 面积占用 | 较大（需数μm间距） | 小（亚微米级隔离墙） |
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