https://bbs.eetop.cn/thread-454033-1-1.html

按照DNL和INL定义计算相应的标准方差，二进制权重时：

单端结构：sigma(DNL)max= sqrt(2^N-1)*sigma(Cu)

差分结构：sigma(DNL)max= sqrt(2^(N+1)-2)/2*sigma(Cu)

一般要求绝对偏差在0.5LSB以内，那么绝对偏差为sqrt(2^11)*3*sigma<0.5（这里取3个sigma保证）

即

单端结构：3*sqrt(2^N-1)*sigma(Cu)<0.5LSB，sigma(Cu)<1/(3*2*sqrt(2^N-1))

差分结构：3*qrt(2^(N+1)-2)/2*sigma(Cu)<0.5LSB

 为什么你这个计算和7楼的会差个 根号2 倍， 7楼是sigma<1/（3*2*sqrt（2^N-1）），而你的是sigma<1/（3*2*sqrt（2^（N-1）））， 到底是取最大电容的3倍，还是取总电容的3倍？看的晕了

10bit精度要求：sigma(Cu)<0.52%

12bit精度要求：sigma(Cu)<0.26%

这个是理论计算的值 如果是12bit的 不用calibration 不能做到的

得到sigma为0.37%，即只需要单位电容误差在千分之三以内，对于0.18um工艺，这个电容在20~30f左右，就能满足

 Q：电容结构  分为两段，高位最大有32个单位电容，低位最大32个单位电容，对单位电容的取值有何建议？

A：66分段应该根据高位电容选择sigmaC<2^((M-1)/2-N)，sigma<0.14%   3sigma<0.046%

  M=6, N=12

公式的选取以及mismatch的考虑方法会影响很大，电容太大会导致相应的比较器带宽很大，开关也要很大，才能保证建立，然后使得功耗也很大，最终结果是电路设计被电容拖的根本没法实现。

【注意】静态mismatch的计算时候，如果电荷重分配的电容是按照分段或者Thermal码，则DNL相应计算要减小，这样会使得cap的要求减小很多。

另外，mismatch的考虑方式：如果按照单个cap的mismatch，若干个线性叠加的话会很大，但是实际情况并不是线性叠加，而是呈正态分布，所以只要3 sigma的mismatch满足就好。

1.Q: SAR ADC单位电容取值的问题

https://bbs.eetop.cn/thread-454033-1-1.html

A: 

按照DNL和INL定义计算相应的标准方差，二进制权重时：单端结构：sigma(DNL)max= sqrt(2^N-1)*sigma(Cu)

差分结构：sigma(DNL)max= sqrt(2^(N+1)-2)/2*sigma(Cu)

3*sqrt(2^N-1)*sigma(Cu)<0.5LSB，sigma(Cu)<1/(3*2*sqrt(2^N-1))

10bit精度要求：sigma(Cu)<0.52%

12bit精度要求：sigma(Cu)<0.26%

C-DAC_I_DAC_Mismatch_论文.rar

https://bbs.eetop.cn/forum.php?mod=attachment&aid=NTkwMTUxfGUxZjRlYzNlfDE2OTM0NjI2NDF8MTMxNDUyMnw0NTQwMzM%3D&ck=b6c70533

2.Q:电容mismatch最大为多少?

https://bbs.eetop.cn/thread-240586-1-1.html

A:

首先，你得看你的mismatch是由什么引起的，random mismatch，gradient or parasitical capacitor?

像randon mismatch，设计考量时可以按书上的matching要求来计算

像gradient取决于你的layout floor-plan能避免掉多少。

还有就是parasitical capacitor这种也取决于你的layout，有些是没有办法消除的。

所以在一开始计算mismatch的时候要给出足够的margin来cover最后两种固有的mismatch。

至于具体的计算方法，不同的架构R-C,C-R,all-C,还不样...

最小单位电容的失配为0.5%

这是不分段的情况。分段的情况下，总电容按上面算的最小单位电容的1024倍。

3.Q:电容阵列DAC的单位电容如何选取 ?

https://bbs.eetop.cn/thread-628628-1-1.html

A1:综合热噪声、工艺电容误差、寄生电容和开关电容的切换方式这四个方面去考量

A2:电容大，matching好，SFDR好。但是switching power大，ref buffer不好做。

现在一般都是根据thermal noise来定电容，然后用calibration来增强SFDR（>8bit)

A3:匹配、噪声、非线性和建立时间。根据具体架构定

A4:首先应该确定SAR-ADC的应用环境，是考虑高速、噪声、功耗亦或是提高电容面积效率。

一般而言，根据有效位数确定噪声分配：量化噪声、比较器噪声和电容网络的热噪声。根据噪声确定单位电容大小，此时电容的大小对应的mismatch是否满足设计要求，如果不满足，可以利用数字校正且稍微提高电容大小，满足实际INL要求。这些具体要看建模结果了。

Modelling of capacitor mismatch and non-linearity effects ini charge redistribution SAR ADCs.pdf

https://bbs.eetop.cn/forum.php?mod=attachment&aid=NjkzNjg5fDNiMzk4ZDQzfDE2OTUyMjc0NTJ8MTMxNDUyMnw2Mjg2Mjg%3D&ck=659f9b73

Behavioral model of split capacitor array DAC for use in SAR ADC design.pdf

https://bbs.eetop.cn/forum.php?mod=attachment&aid=NjkzNjkwfGU3Y2JhNTBmfDE2OTUyMjc0NTV8MTMxNDUyMnw2Mjg2Mjg%3D&ck=30bae95b