四、CDAC

1.Cap in CDAC

sw_sp作为dac_cell_0的开关信号，控制dac_cap_0的C0x0.5(dummy)打开/关闭

sel<0>作为dac_cell_0的开关信号，控制dac_cap_0的C0x0.5打开/关闭

sel<1>作为dac_cell_1的开关信号，控制dac_cap_1的C0x1打开/关闭

sel<2>作为dac_cell_3_2的开关信号，控制dac_cap_3_2的C0x2打开/关闭

sel<3>作为dac_cell_3_2的开关信号，控制dac_cap_3_2的C0x4打开/关闭

sel<4>作为dac_cell_5_4的开关信号，控制dac_cap_5_4的C0x8打开/关闭

sel<5>作为dac_cell_5_4的开关信号，控制dac_cap_5_4的C0x16打开/关闭

MSB_sel<63:0>作为DAC_MSB_cap <63:0>的开关信号，控制dac_MSB_cap的C0x32打开/关闭。 

【注意】sw_sp作为控制最高bit位（MSB）的信号跳变，有些奇怪？？？？？

1)DAC_cap_0

2)DAC_cap_1

selb<1>控制dac_cap_1的两个并联C0x0.5,等效为C0x1

3)DAC_cap_3_2

4)DAC_cap_5_4

5)DAC_MSB_cap <63:0>

MSB_sel<63:0>作为DAC_MSB_cap <63:0>的两个并联C0x16,等效为C0x32

根据MSB_sel<63:0>的观察:

MSB_sel<63:31>并联32个MSB_cell (C0x1024)，负责控制12-bits CDAC 中MSB电容翻转的控制信号

MSB_sel<30:15>并联16个MSB_cell (C0x512)，负责控制MSB-1 bit的电容翻转的控制信号

MSB_sel<14:7>并联8个MSB_cell (C0x256)，负责控制MSB-2 bit的电容翻转的控制信号

MSB_sel<6:3>并联4个MSB_cell (C0x128)，负责控制MSB-3 bit的电容翻转的控制信号

MSB_sel<2:1>并联2个MSB_cell (C0x64)，负责控制MSB-4 bit的电容翻转的控制信号

MSB_sel<0>共1个MSB_cell (C0x32)，负责控制MSB-6 bit的电容翻转的控制信号

五、SAR ADC logic模块

1.logic部分的分频

1)clock_sft

clock_sft把clk的分成14份，为了提供sample+ hold （comapre）的时钟

2)compare_logic 

compare_logic 把bit<13:0>的14分频提取出其中12-bit，作为比较器12-bit的时钟信号。bit_0<11:0> 没有时钟信号的区域，是SAR ADC sample 采样的时间。

3)dec6_63 

把bit_0<11:0>中的地位bit_0<5:0>赋值给sel<5:0>，提供12-bit的低6-bit的时钟源

把bit_0<11:0>中的bit_0<11:9>和bit_0<8:6> 输出做成3to6译码器，之后再这个输出做成（6+6）to64译码器

2.Sp_control （same and hold）

vcm_control 模块的功能，是在采样阶段时，把vdac_p和vdac_n拉到vcm电平。

而enable信号sw2vcm_enh，是由logic 内部的ADC_sp_control模块，提供1.5 Tclk的脉冲信号， 让CDAC在1.5Tclk内完成采样。

adc_clk是clk_in 通过一些buffer 输出的时钟。

bit<13>和bit<12>作为输入信号，通过门电路，完成1.5Tclk的输出