Q：

1.高数量的inv in ring oscillator 有什么优点？

2.VCO的为什么选择source follower 结构？

3.Ring oscillator 的duty cycle 误差大于5% 有什么问题？

技巧：

1.VCO的source follower 管选择Native mos管，可以减小Vth，可以令Vctrl有限的情况下，MOS管可以在saturation。

2.仿真VCO all corners 的DC saturation时，Vctrl 为固定值，优先保证source follower在worse case的情况下正常工作，delta_Vds>200mV.

参考书推荐

 Frequency Synthesis by Phase Lock by William F. Egan   Advanced Frequency Synthesis by Phase Lock by William F. Egan

The Designer's Guide to Jitter in Ring Oscillators

https://bbs.eetop.cn/forum.php?mod=attachment&aid=MTUxNDIxfGM0YjBkZjUxfDE2ODYxMTc1ODJ8MTMxNDUyMnwxNjIwODM%3D&ck=29d780fa

IEEE  Jitter and phase noise in ring oscilators       1999   Hajimiri

IEEE A General Theory of Phase Noise in Electrical Oscillators 1999 Hajimiri

IEEE Phase Noise in Multi-Gigahertz CMOS Ring Oscillators   1998 Hajimiri

Hajimiri model  三大奠基文章！

推荐Abidi的书，见designers－guide.org上的书

在线PLL软件

https://www.changpuak.ch/electronics/pll_loopfilter_calc.php

https://www.ti.com.cn/tool/cn/PLLATINUMSIM-SW

1.

https://bbs.eetop.cn/thread-0051300-1-1.html

Q:PLL的带宽为何要选择为输入参考频率的1/10~1/20?

A1:为了连续近似

我是这样理解的：这主要是对charge pump PLL 来说的，因为这种结构中的鉴相器PFD具有离散特性，为了能够使用系统函数这个强大的分析工具，需要把离散特性近似成连续特性，而在每个周期（输入信号Tin）内电荷泵对电容冲一次电，LPF的电压上升一个台阶，为了得到连续近似，要求在LPF的电压达到所要求的值之前的过程中，电荷泵对电容充电的次数要多一些（比如十倍的关系），所以锁定时间T应该为Tin的十倍左右，即PLL带宽为输入频率的十分之一.

A2：

1/10是出于稳定性的考虑。

1/20是出于对带内噪声（VCO高通的噪声），和锁定时间的考虑。也可以更低，比如1/30。

A3：

PLL 的带宽设置为1/10~1/20主要是基于Charge Pump PLL来说的。

由于PFD会在每次CkREF的Rise Time（Fall Time）和CKFB比较一次相位，也就是Cp的充放电是以CKREF为周期的由于PLL是Close Loop的系统，存在Close Loop Respoose，每次充放电在LPF形成Ripple，为了比较好的抑制Ripple只有PLL的带宽比较小才可以，工程上的经选择1/10~1/20之间，主要基于一下考虑：

1)是PLL的带宽越小，C就越大，不利于集成；

2)是VCO Noise是高通的，带宽越小VCO的Noise的贡献越大，这是一个Tradeoff，主要看面积和Noise。

2. PLL参考时钟的选择

https://bbs.eetop.cn/thread-870851-1-1.html

Q:PLL的参考时钟是越大越好吗，应该有什么需要trade-off的吧？

A1:在不计成本以及晶振性能相当的情况下，参考频率越大，N越小，这样带内噪声变好；同时带宽的设计有了更大的自由度。

当然整数环的频率分辨率和参考时钟频率直接相关。

在某些内型的PLL中就需要这个比值更大，例如Fractional PLL Delta-sigma PLL,这个比值一般在1：100~1：200之间，没有什么绝对的。

A2:一个是价格，高频的晶振贵。100MHz以上的有可能用泛音晶体，相位噪声phsae noise差。其次，相同主控IC的有源晶振，频率越高，相位噪声越差，而且差别不小。这是我的理解

3.小数分频的优缺点

https://bbs.eetop.cn/thread-604446-1-1.html

Q1：一直没弄明白2.4G 小数分频RFPLL的divider是如何设计的，晶振是16M。假设要出2401M频率，那么分频比例为150.0625，那么小数位得至少4位，整数位再加4-5位，我这理解对吗？

Q2：Sigma Delta 调制将什么噪声推到高频？什么时候又将其滤出了呢？

A1：所谓的小数分频器或者分数分频器本质上还是一个整数分频器，但是它支持每个周期（分频后信号的“周期”）改变一次分频比。也就是说如果想分频150.0625，那么只要保证每16个周期中有1个周期是151分频，其余的15个周期是150分频就好了，这样平均下来就是150.0625。

   但是这么产生的16MHz时钟信号与晶振的16MHz时钟信号还是有区别的，显然前者会有更大的抖动，这个抖动就是额外引入的相位噪声。

A2：SDM的有用之处在于它引入的相位噪声有特定的频谱特性：低频偏处噪声低，高频偏处噪声高。这样很容易就可以用低通滤波器滤除大部分噪声功率，既实现了小数分频，又不会让额外引入的噪声明显恶化系统性能。

4.CPPLL参数参考

Q:设计一个CPPLL，频率在10M到300M，jitter不大于50ps，分频实现自然树连续分频

A:这个指标正常，设计的时候不会有大问题，如果jitter是RMS的话，

1）输入频率不要太低，最好是晶振，5-20MHz。

2）CMOS VCO的gain太高，设计的时候把Kv 设计在400MHz/V， tt, 25C. 就好了

3）CP的电流设定10uA比较合适，

4）loop filter的电容100p-200p都可以。 R值最好不要超过30K，否则噪声指标就会有压力。

5） pfd用meneatis 1996年paper上那种，业界最常用的。

功耗估计，如果180nm的话， pfd, divider 大约500uA,  cp大约100uA, bias什么的给200uA，VCO  500uA-1mA （300Mhz 条件）。 Total:1.5mA~1.8mA. 如果想提高噪声性能估计CP和VCO多加点电流，2.5mA 足够了

5.输入参考频率可变的PLL应该如何设计环路带宽？ 

https://bbs.eetop.cn/thread-883621-1-1.html

Q：输入范围是2M到20M,改变环路分频，VCO输出频率固定不变。环路带宽应该如何考虑？按照最低的参考频率的十倍以下来设计吗？

A：输入都除到1M就可以了，按1M的参考频率，带宽选80KHz

6.如何优化 PLL的功耗、启动所需的稳定时间、jitter、相位噪声

https://www.dzsc.com/data/2010-9-1/85298.html

（图）

7.关于三级环形振荡器起振条件

https://bbs.eetop.cn/thread-600317-1-1.html

每级的增益为gm*r,三级环形振荡器要满足gm*r>2,

拉扎维第14章振荡器-图14.13的说明文字以及页末的备注有解释。

拉扎维振荡器第2节有详细讲解，我是每级反相器的交流增益小于6dB了，没有满足振荡条件。

只要把仿真tran的设置maxstep设为10ps，就可以振，这是仿真器收敛的问题

8.分频器对jitter的影响

https://bbs.eetop.cn/thread-299016-1-1.html

分频越大对JITTER影响越严重。不过单纯考虑VCO的噪声的话，如果1.2G和2.4G的输出噪声一样，那么2.4G的分4（20lgN)分频噪声要小些，不过实际上2.4G的输出噪声增加量远远大于1.2G输出的6DB。所以还是选用1.2G的输出，2分频。一般来说，分频越多，在分频器输出端引入的噪声也越多，不过这个量可以忽略不计了。不过它要给你的PLL输出引入确定性噪声即我们说的spur，要看你对spur要求了。

9.如何從pnoise jitter simulation得到phase noise

https://bbs.eetop.cn/thread-563784-1-1.html

在spectre中用來模擬phase noise的simulation engine，通常是用pss+pnoise或是hb+hbnoise。對於主要由方波驅動的數位或混合信號電路，一個常見的問題就是方波上升沿和下降沿的特性不一樣，導致兩者有不同的noise，但使用一般pnoise simulation的Noise type=source 或 timeaverage無法分開看上升沿和下降沿各自的noise，這時以下所述的Noise type=jitter分析方式就派上用場了。

以下我們以一個簡單的方波驅動反向器為例，介紹以jitter分析得到phase noise的方法:

1)pss 設定:

方波頻率為38.4MHz，若check "Auto Calculation"將自動得到Beat frequency=38.4 MHz，這表示pss的一個UI(Unit Interval)為1/38.4M=26 ns，在一個UI裡理想上會得到一個上升沿和一個下降沿，然而這也很容易導致我們所要看的沿靠近UI的起始或終點，引起誤差，所以比較保險的設定是手動更改Beat frequency為自動設定的一半，在這個例子裡面就是設為19.2MHz，這樣一個UI就是52ns，保證我們會得到一個比較靠近UI中段的上升(下降)沿，誤差較少。

2)pnoise 設定:

記得Relative Harmonic=2，Noise Type=jitter，選擇rise/fall cross direction並設定Threshold value

3)設定完之後就可以仿真了。結束後，依以下設定得到phase noise

4)results --> direct plot --> analysis 選擇 pnoise jitter -->Function 選擇 Jee，選擇較靠UI中點的event time，signal Level=rms, Modifier=Second，按下Add To Outputs

5)開啟Calculator將剛剛存下的Jee output先乘上2*pi*freq，再取db20即得到DSB phase noise，若要轉換成SSB再減 3dB即可

10. VCO、CP噪声的关系

https://bbs.eetop.cn/thread-599749-3-1.html

我以前是将PFD/CP/LPF一起仿的，这是因为PFD/CP电流噪声经LPF积分后得到是电压噪声，而VCO、环路DIV单独仿相位噪声。然后将参考频率噪声、DIV/CP/LPF电压噪声、VCO相位噪声、DIV相位噪声一起拟合。你会发现在环路带宽内总的噪声曲线与PFD/CP/LPF电压噪声相当，而环路带宽外是和VCO相位噪声曲线重合。这也验证了PLL环路噪声的主要来源是VCO相位噪声，至于代码你可以在eetop上面找找，我就是参考的这上面拟合出来的.

VCO应该用相位噪声phase noise，PFD+CP应该用输出噪声output noise，不然噪声合成的时候单位不对。 分频器要看相位噪声.

12. 如何减小VCO的噪声

https://bbs.eetop.cn/thread-330910-1-1.html

1) 估计你电压偏置的vco振幅太大了，导致flicker noise混频加重；

限制一下振幅，flicker noise会改善——可能会恶化一点thermal noise——找一个平衡点吧；

2) 电压偏置VCO 低频相味噪声较差，主要是由于上变频增益较大，但是频偏大时相位噪声优势就体现。-130dBc/Hz@1MHz@5GHz的要求很高了，看你老师对哪方面的要求高了，若是又要高性能又要低功耗同时面积还有限制，那么这基本上很难做到。若是对面积的要求不高，可以尝试噪声滤波，这样可以提高3~5dBc/Hz，若是对功耗要求不高，可以采用较大的摆幅，但是这个也有限制，拜服大了有时噪声还会差，这个自己去调，最后若是都不能满足，试着改变VCO结构，不一定要采用电压偏执型。最后就是你电路调好后，版图设计还是一个大难题，没有大半年对VCO 版图的优化及理解是不可能第一次就画出高性能的VCO 的，加油吧

3) NMOS的闪烁噪声最大，应该是把L调大吧

13.需要关心VCO的Phase noise仿真出来在频偏几十或几百Hz处吗？这部分的phase noise一般都是大于0的

https://bbs.eetop.cn/thread-185419-1-1.html

1) 这是由noise model引起的，比如flicker noise是按1/f的关系model的，当f---->0时，model出来的噪声---->无穷大，显然这是不合理的。

我平时都是看1KHz以上频偏的相位噪声，Hz这个量级的不关心，一方面model出来的值本身就不准，另一方面在pll环路里面由于高通传函关系这部分噪声直接忽略。

2)如果pll环路带宽较宽，比如有几十KHz以上，那么VCO近端（比如几百Hz以下）噪声是不会对总体噪声有贡献的，因为它是一个高通的传函。你还担心pfd/cp/divider的近端会贡献很多噪声，就我经验而言，tsmc .18或.13工艺下，100Hz以下频偏时pfd/cp/divider噪声贡献会远远小于晶振，因此也可以忽略，对于smic这种flicker noise暴大的工艺也许另说。在100Hz以下如果噪声还不是由晶振贡献的，我估计一定是某个地方出错了！仿真的时候，我都是从100Hz开始取pfd/cp/divider/vco的噪声数据。 在算总体的噪声积分时，我则是从300Hz开始计算，实际上你可以验证一下，从30Hz开始与从300Hz开始不会有区别。

14. frequency & jitter 50ppm 指什么

https://bbs.eetop.cn/thread-483800-1-1.html

 50ppm就是-86dB, 计算：20log（50/1000 000）=-86 dB，也就是jitter 要求 -86dB

15.Jitter和noisetype的

Jitter Measurements Using SpectreRF Application Note.pdf

https://bbs.eetop.cn/forum.php?mod=attachment&aid=NjIxMDc5fDFiNmE0MzRifDE2ODYwMzcxNjN8MTMxNDUyMnw0ODM4MDA%3D&ck=0aefbede

https://community.cadence.com/cfs-file/__key/communityserver-discussions-components-files/38/Sampled_2800_Jitter_2900_-noisetype-in-Pnoise_5F00_1.pdf

16. VCO phase noise 仿真之后怎么做？

https://bbs.eetop.cn/thread-586899-2-1.html

  spectreRF自带的一个仿真锁相环的流程，先是各个模块跑pss+pnoise。vco是个table，pfd+cp和divider是verilogA模型。LPF是原电路，将这些模型列在一起再跑pss+pnoise。

直接用matlab算一下就可以了

先仿真得到vco phase noise，然后乘上传输函数

17. 眼图的jitter和phase noise积分的jitter 区别

https://bbs.eetop.cn/thread-586899-2-1.html

1. 首先要弄清楚各种jitter的含义，你在仿真加入器件噪声之后得到的结果叠成眼图看到的是TJ，既不是period jitter更不是cycle-cycle jitter。TJ是phase jitter的N周期叠加结果。而你所关注的JC和JCC理论上是phase jitter微分的结果。

        phase jitter： 实际时钟的时刻-理想时钟的时刻

        period jitter： 实际时钟的周期-理想时钟的周期

        c2c jitter： 实际时钟相邻两个周期的差值

2. 仿真中得到的70p TJ看着是合理的。但是你测试出来的200ps~600ps不知道是什么，这个不可能是JC和JCC，JCC如果有这么大那明显pll没有lock。如果是说你测试得到的TJ还是合理的。

3. 用cadence完全可以仿真loop的噪声功率谱密度，但是还是要借助其他数学工具把phase noise积分成你需要的jitter。datasheet用应该写的是测试结果而不是你仿真的结果吧？

18.为什么要先仿真PSS（Periodic steady-state），再仿真pnoise

https://bbs.eetop.cn/thread-246503-1-1.html

1）PSS先假设你的信号是周期性的(1/beat frequency)，它寻找这个周期内的信号是否重复出现，如果电路非线性很强，可能导致周期性不强（两个周期内信号不完全重合），如果精度设定比较高，就会出现不收敛。一般向相位噪声，jitter这种周期信号特有的特性，可以先做PSS找到周期信号，然后再分析每个周期内的相位差别，从而找到pnoise结果。

2）pss是针对时钟控制电路的稳定性分析，spectre使用一种overshooting 的算法持续计算n个（例如5个）时钟的电路dc工作点，然后比较，如果这n个周期算下来的结构都一致，说明电路稳定

3）PSS,Periodic steady-state,其译名是稳态谐波仿真,就是电路以一个周期为节点，先仿第一个周期，然后第二个周期，进行比较，看电路是否进入稳态，否则，再仿真一个周期，与第二个周期作比较，看电路是否进入稳态。有点类似数值分析里面的迭代算法，看两次迭代的结果是否在误差允许范围内，通过这样的一种方式得到一个稳态的电路状态，然后进行时域到频域的变换，得到一些频域的电路状态。

4）一般AC的是先DC找到DC工作点，再AC小信号，

同理，PSS是先找到周期性工作点，取决于大信号，然后做PAC等等是在PSS工作点上的小信号处理

19.VCO不能通过eye diagram 眼图的仿真验证jitter性能的原因

https://bbs.eetop.cn/thread-882045-1-1.html

首先，不准确的讲，VCO的频率是无法精确测出来的（因为频率在小范围内抖动），因为不是固定频率Fref * N这种形式；VCO应该只能测出来period jitter& N cycle jitter，就是自己的输出trigger自己；

如果用calculator里面的eye diagram叠出来的，那个是不准的，因为没有一个fixed 参考频率；

你可以从visualization&analysis XL界面(就是图形界面）点击measurement - eye diagram，然后右侧eye settings 选择Custom， 点击triggering，type选择external，threshold填写你的1/2 Power电压就行， signal就点击你的输出clock就行了。

正常，两种状态是因为VCO不震荡是

何况临界稳定，在工程里就是不稳定。

20.晶振作为PLL的输入信号，它的jitter对最后的输出频率有什么影响？或者说传输特性是什么？

【总结】PLL能够滤掉晶振的jitter（输入信号），所以，PLL输出clk 的jitter会比晶振产生的时钟jiter更小，但同时也引入了PLL的噪声jitter。

https://bbs.eetop.cn/thread-235256-2-1.html

A1:Pll的低通滤波器作用，VCO高通滤波器的作用

A2:PLL从输入到输出为低通滤波器，PLL环路滤掉参考时钟Clk_ref（VCO输出的时钟）高于PLL带宽的噪声（？？？？），而且VCO噪声影响最大的频带也是PLL带宽附近，很高频部分也应该会被滤掉的吧。

A3:PLL的jitter 首先分为: 1)short term 2） long term

jitter主要关心输入jitter（输入时钟），VCO引入jitter

在PLL环路内，对于输入jitter（晶振产生的）是低通的。所以，高于LBWPLL带宽部分将被衰减（？？？）。而VCO是高通关系，所以高于带宽部分无衰减！

同时，我们还需要认识到，PLL在不同的应用中，对不同jitter 有要求，譬如short term ：包括period 与C2C。而所谓long term 是period 在时域的积累！不同场合可能要求不同的spec 。在知道输入period jitter ，输出period jitter的前提下，我们可以大概估计出VCO设计指标，VCO输出period jitter 至少不大于PLL输出period jitter 。同时，要求PLL的close loop 传输函数保证对输入的衰减，也就是PLL环路的设计。这些都没考虑PFD/CP/电源noise等，所以，只能粗略估算。因为，pll还得考虑locking time ！稳定性！工作频率范围！对于VCO,想增加phase noise ，主要就是增加功耗，其次就是简化ring 环路。LC耗面积，而且L工艺非常不好tune ！

A4:现在ring VCO的PLL jitter,rms一般几个Ps到几十个Ps，LC-VCO的可以做到Ps以下，甚至几十Fs。

21. phase noise为实际上是关于电压的功率谱，我怎么将它转换为相位的功率谱？phase noise的功率为什么在低频片的时候可以大于0dB？

https://bbs.eetop.cn/thread-341272-1-1.html

phase noise的单位是dbc/Hz,电压的单位约掉了。如果phase noise很小，且不考虑phase noise曲线上DJ之类的影响，phase noise的曲线可以近似相位的功率谱。个人的意见。

相位噪声的dBc/HZ就是一个归一化的功率值，其实和dbm一样就是功率，但是在载波、振荡器中用dBc，要理解的是这个功率密度在频率轴上是相对于目标频率的OFFSET值，所以在  0  offset的时候代表振荡频率（目标），理想情况时无群大（实际不是）。所以你说的低频也就是靠近0频率时大于0dBc这很正常，只是说明此时振荡的不好而已（频率的offset很大）。

22.为什么要在VCO的AVDD端接RC低通滤波器？

https://bbs.eetop.cn/thread-468501-1-1.html

A1:电源电压上的低频噪声肯定会影响VCO的相噪。只关心电源噪声对输出频率的影响，考虑psr of vco as (kvco/vdd) over (kvco/vtune)。

另外，电源的噪声和PSR是有区别的，因为PSR是考虑输出电压的变化，不是噪声。但是电源的噪声和PSR也有如上公式的关系。

A2：VCO单独由LDO供电肯定比直接由公用电源供电噪声低。我们仿真中加bondingwire来模拟power noise很多时候是不充分的。

要使得VCO的噪声受power noise影响小，需要合理规划PLL的VCC/GND方案。

数字满摆幅信号会带来较剧烈的current ripple，会影响VCO的相位噪声。要和VCO做好隔离。

此外，用作current source的MOS需要有较大的电阻，提高PSRR。

还有就是decap 滤波电容需要合理放置。

A3： PSR如何影响电源的噪声：比如你的某频率f处PSR大于零的话，结果可以想象啊，比如在VDD上有个10MV的频率为f的噪声，到你的ldo输出端就变成了一个大于10mV的噪声了。。。。 如果用小信号模型（虽然我自己没去计算），但可以猜想最后是能推算出在那个频率的地方，VDD输入，到LDO输出的地方，增益是个大于1的。不过我想你的那个PSR大于零的地方，应该是差不多是1Ghz左右了吧。

A4：另外，如果没有加LDO的噪声，加上这些滤波器电容仿真的一些曲线都没变化，看不出什么作用。但是decap电容仿真的时候是不是都看不出来效果啊，但在实际当中却是很有用的。

23.如何消除LDO本身的器件噪声对VCO相位噪声性能的影响

https://bbs.eetop.cn/thread-562131-1-1.html

A0:低通滤波的转角频率要求特别高，得100Hz~200Hz，这样我R取值50欧姆，C至少得15uF以上（这里的R和C的值不合适，R为mos等效的1/gm），C可以用MOS管形成的低通滤波器，可以做到转角频率很低，也可以节省面积。另外，低通滤波器的f,-3dB = 1/(RC)

A1:浙大毛毳的论文,论文题目是：一种新型的全片内低噪声CMOS低压差线性稳压器

A2:提高vco的psrr，采用全差分结构

论文：A 4.7MHz 53μW fully differential CMOS reference clock oscillator with −22dB worst-case PSNR for miniaturized SoCs

https://sci.bban.top/pdf/10.1109/isscc.2015.7062948.pdf#view=FitH

A3:这里RC低通滤波器的cap 量级为1uF, 10nF, 100nF ，仅供参考

https://www.eetop.cn/Analog_power/6944452.html

24.【拓展】dual loop CDR的设计，鉴频器和鉴相器分开的设计

https://bbs.eetop.cn/thread-846612-1-1.html   (有图)

1) FLL中VCO是增益單元，環路中不需要加額外的零點。C1上的電壓值基本上就決定了VCO的輸出頻率。C1比C2要大得多，這樣帶寬大，充的快。

2)FLL frequency-locked loop在这里应该是起到牵引作用，比如PLL的频率牵引窗口如果比较窄，FLL可以起到coarse tuning的作用。但是双环系统都有竞争的问题，所以FLL的环路增益必须在锁定状态下远小于PLL，这样PLL才能在接近锁定点的时候开始主导VCO频率和相位。

3) dual loop 兩個loop不是同時開的.....先FLL->lock->PLL

25.PLL的设计中怎样提高D触发器的响应速度呢？

A1:可以试试CML结构或者TSPC结构的D触发器

A2： 恰好上上月我优化了一个dff（应用于pll电路内）。主要优化是因为前级vco的输出和负反馈n分频的critical path没有达到预期。因此需要提高critical path的速度。因为用的是厂家提供的standcell，其实各家的dff架构都大同小异，而我用的版本是三态反相器设计得主从锁存dff架构，楼主可以看看数字电路设计那本圣经，里面有讲述优化数字cmos门的一些思路。加快速度一般都涉及器件的size和f/m的选取（注意trade off），但是要结合波形去看，看哪个weak点从而去优化。另外，优化不是只着眼于单独的门和mos，涉及到前后的负载关系（体现在输入输出的等效电容、等效电阻等）