在上图中,红圈中的NMOS,它们的Bulk端没有接到地,而是接到各自的Source端,这种情况下,layout应该怎么画呢?首先,大致了解NMOS的Bulk端为什么不接地,而是接到Source?在有些电路设计中,NMOS的Vth太大,NMOS管不能正常工作,为了减少Vth(阈值电压),可能会使用低Vth的NMOS,在工艺允许时,也可能使用减少体效应的接法,把NMOS的Bulk接到Source端。上图就是使用该方法降低Vth的。如果用常规的NMOS画法,把NMOS直接放在Psub上,Bulk端就会短接到地,显然该画法不可行。那么,有什么方法把Bulk端与Psub隔离?在CMOS工艺中,常会用到Deep NWELL(DNW)隔离出PWELL,然后把需要隔离Bulk的NMOS做在该PWELL中,如下图。
DNW怎么起到隔离作用呢?下面是NW和DNW隔离出来的PW俯视图和剖面图。从剖面图中可以看到,通过DNW、NW接到VDD,PW与DNW(NW)形成反偏,从而PW与P substrate可以隔离开,NMOS放在PW中,Bulk端就不会短接到地上。如果电路中,有多个Bulk端不接地的NMOS,且Bulk端电位也不一样,Layout应该怎么画?如下图,就是两个NMOS的Bulk端接到自己的Source端,电位不一样。那么只要用DNW和NW隔离出两个PW,就可以放两个Bulk电位的NMOS。如果有更多的Bulk电位,以此类推。即使需要隔离出多个PW,DNW也可以共用一个,只要通过NW隔离出多个PW就可以。若是要做更好的隔离,可以不共用DNW,不过Layout面积会大点,没有特殊要求,一般会共用DNW,以达到小面积的Layout。需要注意的是,有一些工艺,在其LVS Rule中,有NW ring隔离不同Bulk电位的Option。打开该Option时,围了NW ring的不同Bulk电位NMOS,跑LVS也可以过的、甚至ERC也没有报出Warning或者Error。下面的示意图,就是没有DNW,只有NW ring的情况,从剖面图中可以看到,隔离出的PW下面会直接短接到P substrate上。这种情况,可能导致电路失效,需要格外小心。
查看知识星球“版图设计LayoutArt”的方法,扫描下方二维码。本文由JK_chenwen原创,欢迎分享,转载请注明出处!版图设计LayoutArt关注我,这是一个关于IC layout交流分享的公众号。
70篇原创内容
公众号
本公众号内容是个人所写,作者在本公众号发表的所有文章,目的都是交流学习,对于声明原创的文章,欢迎任何人转载分享,但须注明出处。作者在该公众号发表文章,纯属个人行为,文章的观点也属个人观点,与作者曾经任职或者正在任职的公司、其他个人或组织没有任何关系。作者已经发表或者即将发表的文章,使用的各类软件,作者个人没有实力购买使用权,但作者保证所获取的软件,仅用于业余学习和交流,若软件商有异议,作者将全力配合删除相关软件。文章中可能有些素材源于网络,若有侵权请读者提醒,作者会在第一时间进行更正。