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- Design Data Translator's reference 2013-09-03
- 简单说 1 cdl网表，所有原件必须定义在.subckt和.ends之内 2 schema library: /ic5141/tools.lnx86/dfII/samples/cdslib/sample 该库含有mos bip ...
- 综合时如何确定wire load model 2013-06-18
- 综合的时候对于小的设计可以设置自动选择WLM: dc_shell>set auto_wire_load_selection true 对于大设计，你可以设置一个库中最大的WLM， ...
- vcs和verdi的联合仿真 2013-05-16
- 环境配置 首先搭建好 vcs 和 Verdi 都能工作的环境，主要有 license 问题，环境变量的设置。在 220 实验室的服务器上所有软件的 ...
- verdi 知识结构更新 2013-05-14
- 1. verdi 加强了active anotation， active trace和trace this value的能力，并且引入了Temperal flow view。在trace X的时侯面对很多选项，推举 ...
- encounter抽取lef文件 2013-04-07
- encounter抽取lef文件 作者:贾柱良 在soc芯片自动布局布线过程中,经常会定制一些IP hardMacro,但是抽取lef文件会或多或少的出现问题, 下面总结 ...
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- xiexie57
- Tweaker 我折腾好了 详见 README_tw.txt
https://pan.baidu.com/s/1CMzUS8uVgP1fj64jRhTyrQ?pwd=2024
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- xiexie57
- 也试过1patch 搞不出来 只好先放弃 等下次缘分
Synopsys-IC: XD，我看你之前有pubkey1.6，这个也没办法绕过解决吗
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- xiexie57
- 我也安装不上tweaker 2020版 FlexNet Licensing checkout error
一直怀疑是 doradod daemon 会擋
请问你那有拿到2022的tweaker吗? 有成功安装吗?
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- euunnice_lili
- 想请教一个问题诶。用siloti时，如果有了sdf，rtl.fsdb,rtl,netlist和mapping list，怎么直接用这些生成gate.fsdb??网上siloti介绍好少呢
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- lining7935504
- 你好！ 请问你的邮箱是什么？可以联系下你么？
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