日志

分享 Design Data Translator's reference

2013-9-3 13:21

简单说 1 cdl网表，所有原件必须定义在.subckt和.ends之内 2 schema library: /ic5141/tools.lnx86/dfII/samples/cdslib/sample 该库含有mos bip dio r c以及inv等gate level symble，或者自定义一个库 3 file-import cdl search path:填入cdl 网表所在的path cdl file：填入xx.cdl top cell name:空 ...

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分享 综合时如何确定wire load model

2013-6-18 14:27

综合的时候对于小的设计可以设置自动选择WLM: dc_shellset auto_wire_load_selection true 对于大设计，你可以设置一个库中最大的WLM，把auto select关掉. dc_shell auto_wire_load_selection = false 一般库里面会带有不大准确的WLM，对应不同面积 更精确的要在生成版图之后提 ...

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分享 vcs和verdi的联合仿真

2013-5-16 15:36

环境配置 首先搭建好 vcs 和 Verdi 都能工作的环境，主要有 license 问题，环境变量的设置。在 220 实验室的服务器上所有软件的运行环境都是 csh 。所以，所写的脚本也都是 csh 的语法。 生成波形文件 Testbench 的编写 若想用 Verdi 观察波形，需要在仿真时生成 ...

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分享 verdi 知识结构更新

2013-5-14 14:40

1. verdi 加强了active anotation， active trace和trace this value的能力，并且引入了Temperal flow view。在trace X的时侯面对很多选项，推举的快速定位的方法是： 1） 找出来自于信号源的明显的错误，譬如（uninitialize，setup, hold time voilation, no drivers） &n ...

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分享 encounter抽取lef文件

2013-4-7 14:54

encounter抽取lef文件 作者:贾柱良 在soc芯片自动布局布线过程中,经常会定制一些IP hardMacro,但是抽取lef文件会或多或少的出现问题, 下面总结一下遇到一些的问题,也走过不少弯路 1.lef文件抽取当然是越精简就越好,这样才能减少数据量,所以只需要抽取最顶层的电源地环顶层金属,但不是所有的(VDD VSS) me ...

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分享 避免栅极输入击穿另一类有效方法

2013-4-7 14:50

避免栅极输入击穿另一类有效方法 作者:贾柱良 大家都知道0.18um及下的工艺的mos管的poly gate 的氧化层做的比较薄,所以就有了antenna的检查,因为工厂在加工的时由于离子注入法,长长的金属线就象天线一样收集电荷,这些电荷需要如果有泄放通道固然是好,如果没有泄放通道随着收集的电荷越来越多导致电压越 ...

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分享 高阻态导致芯片出现大漏电流

2013-4-7 14:44

另一类的容易忽视的静态大电流 作者:贾柱良 在芯片流片之后，需要测试芯片的静态漏电流的设计是否达标，如果芯片的静态电流过大，比如应用到手机、笔记本电脑等需要电池供电的芯片会严重的影响待机时间，使芯片的在市场竞争处于不利地位，所以静态功耗需要慎重考虑。 本人在五年前负 ...

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分享 项目总结【一】—— 设计初期规划

2013-4-7 14:30

在设计开始之前， 必须先行思考并确定设计策略，这样才能指导诸如元器件的选择、工艺选择和电路板生产成本控制等工作，初期规划得越详细，中期实施起来就会越顺利，并且可以避免了因方案有误造成的资源和时间的大量浪费。设计初期可以不用考虑每个模块的具体实现，但对整个设计的可行性，可靠性等一定要做到心中有数。对一 ...

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分享 Modelsim简明使用指南

2013-4-7 14:11

门级仿真和时序仿真 使用综合软件综合后生成的门级网表或者是实现后生成的门级模型进行仿真，不加入时延文件的仿真就是门级仿真。可以检验综合后或实现后的功能是否满足功能要求，其速度比代码功能仿真要慢，但是比时序仿真要快。 在门级仿真的基础上加入时延文件“.sdf”文件的仿真就是时延仿真。优点是：比较真实的反映 ...

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