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Design Data Translator's reference

已有 3107 次阅读| 2013-9-3 13:21 |个人分类:教辅资料

   简单说
1 cdl网表，所有原件必须定义在.subckt和.ends之内
2 schema library: /ic5141/tools.lnx86/dfII/samples/cdslib/sample
该库含有mos bip dio r c以及inv等gate level symble，或者自定义一个库
3 file->import cdl
search path:填入cdl 网表所在的path
cdl file：填入xx.cdl
top cell name:空白或者填某一个子电路名字
hierarchy：选full
library name：要生成schematic所在的library
view name：schematic
view type：schematic
schema library： sample
其他的空白或不用改
点击OK就可以了

cadence 导入cdl缺点
1 所有pmos导入后都是pfet，如果网表有不同的pmos就没办法区分
2 不知道怎么能和pdk结合用
（以上两点可以用Device-Mapping File解决，具体看上面那个文档中
Translating CDL Files
   Using Import - CDL
   Preparing a Device-Mapping File）
3 如果cdl网表调用inv等模型，网表中必须定义inv子电路，且pin顺序名字须和sample中的inv一致