综合的时候对于小的设计可以设置自动选择WLM:

dc_shell>set auto_wire_load_selection true

对于大设计，你可以设置一个库中最大的WLM，把auto select关掉.

dc_shell> auto_wire_load_selection = false

一般库里面会带有不大准确的WLM，对应不同面积 更精确的要在生成版图之后提取， 得到CUSTOMER WLM

Set_wire_load <wire-load model> -mode <top|enclosed|segmented>

向DC提供wire_load信息，通常技术库里包含许多负载模型，每一种wire-load模型都代表一定模块的尺寸，模拟模块内部nets的delay，用户也可以创建自己的wire_load模型去模拟各设计模块的net loading。
wire_load模型的选择很重要，太悲观或太乐观的模型都将产生综合的迭带，在pre-layout的综合中应选用悲观的模型。命令格式如下:
 dc_shell>set_wire_load MEDIUM –mode top

（可以由工程师先create SMALL、MEDIUM和LARGE wire_load_model）

一般在做pre-layout综合的时候，选择一个和整个模块面积相匹配的WLM，做一个保守的评估。模型一般和面积有关，工艺库厂商会提供一个。

WLM是由设计规模决定的, wire_load_mode是在选定WLM后的一种模式

有三种wire-load mode：top,enclosed,segmented,用于模拟各设计层次的net wire_load的关系。
  Top:所有层次子模块的wire_load和top-level相同，如果用户计划flatten设计去layout可选择此模式编译子模块；
  Enclosed：子模块net的wire_load和enclosed 它的最小模块相同，推荐用于在layout后logical and physical hierarchy相似的设计  

  Segmented：子模块之间net的wire_load和enclosed该net的模块相同,需技术库提供Segmented wire_load,一般不常用；

问题：

1． set auto_wire_load_selection true但是wire area仍然没有，只有cell area，为什么？

2． Pre_layout syn，已知tsmc工艺，该怎么选用wire_load_model，什么名字。

答：Taget_library中选用的库所对应的逻辑库中会包含若干wire_load model，选择一个。（同样，operating_conditions 也是在此lib中定义。）