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分享 SPECTRE:利用dc_pivot_check=yes改善DC analyses收敛
moszheng 2019-9-17 14:33
https://community.cadence.com/cadence_technology_forums/f/custom-ic-design/35509/how-to-use-the-gmin_check-option-set-option-dc_pivot_check-yes https://community.cadence.com/cadence_technology_forums/f/custom-ic-design/24913/information-on-dc_pivot_check-option 以上两贴基本讲清dc_pivot_chec ...
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分享 2.6 RTL设计关键要点-时序与电路
rosshardware 2019-9-16 14:36
2.6	RTL设计关键要点-时序与电路
23 次阅读|2 个评论 热度 1
分享 ubuntu12.04(64bit) + VCS201606 解决./simv失败问题
longnv521 2019-9-15 11:56
1.安装VCS2016 2.使用正确的破解工具 3.设置环境变量 备注: 1.设置VCS的环境变量时,不要选amd64或linux64 个人的环境变量和路径设置如下: 添加VCS相关路径 sudo vim~/.bashrc #VCS2016 #这里不要选amd64 或linux64,否者运行失败!!!!! ...
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分享 [知乎转载]集成电路IC的质量与可靠性测试
micro_st 2019-9-11 16:02
https://zhuanlan.zhihu.com/p/57938440 集成电路IC的质量与可靠性测试质量(Quality)和可靠性(Reliability)在一定程度上可以说是IC产品的生命,好的品质,长久的耐力往往就是一颗优秀IC产品的竞争力所在。在做产品验证时我们往往会遇到三个问题,验证什么,如何去验证,哪里去验证,这就是what, how , where 的问题 ...
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分享 全球顶尖芯片专家揭秘【低功耗芯片设计】真相
micro_st 2019-9-9 18:18
全球顶尖芯片专家揭秘【低功耗芯片设计】真相 http://bbs.eetop.cn/forum.php?mod=viewthreadtid=846808fromuid=79199 (出处: ET创芯网论坛(EETOP) ) http://www.10tiao.com/html/282/201901/2650998089/1.html 作者:新帆人(清谷资本) 摘要 低功耗芯片设计是本世纪以来最重要的新兴设计 ...
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分享 2.5 时序逻辑-总是要慢一拍
rosshardware 2019-9-9 16:11
2.5   时序逻辑-总是要慢一拍
71 次阅读|2 个评论 热度 11
分享 DFT还是要依托于设计
指弹大师 2019-9-8 09:24
提到DFT(Design for test)大家都能随口而出它到底指的是什么,包括JTAG/SCAN/ATPG/MBIST这些东西之类的,由于DFT中设计很多跟网表以及后端相关的东西,目前在使用主流flow的很多大公司中DFT组都是跟后端组放在一块的,这样方便项目数据的获取和沟通,很多人就存在一个固话影响,那就是DFT只要跟后端一样跑跑flow然后递交 ...
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分享 [ZZ]Cadence的一些小tips
wildgoat 2019-9-5 19:32
ref: https://www.jianshu.com/p/77dd7d076e8d 经过这么多年的折腾,作者君突然发现自己对写代码的兴趣远远大于调电路,于是乎就天天不干正事地捣鼓Cadence和各种Script,在这里整理了一下,以分享给大家。如果大家也有各种有意思的东东,也欢迎分享。 在启动Cadence的目录下,有两个隐藏文件:.cdsinit 和 .cdsenv ...
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分享 简单RISC处理器设计
mat7labs 2019-9-3 20:41
6.4 简单 RISC 处理器设计 前面我们已经学习了现代电子系统设计的基本方法,学习了使用 Verilog HDL 语言设计简单组合逻辑和简单时序逻辑模块,学习了自顶向下的设计方法,同时还学习了状态机的设计。在这里,将综合运用以上所学的知识,设计一个简化的处理器。“麻雀虽小,五脏俱全”,这里设计 ...
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