问问大家的建议！

请问，栅极一般不管，源漏走比较大的电流，就要加宽源漏处走线，一个晶体管M数有好几个，并在一起，假如某一级接在一起，那是不是要拿很宽的一个线把他们接上，而不能只有小的线？ 假如pdk规定0.1um走1mA，某两个晶体管间的连线电路仿真出来峰值电流是5mA，那两个晶体管间这根线就要走5um?假如不走5um，而是走1um宽那一 ...

请教大家一个问题： 我用calibre做layout VS schematic验证，发现有个隔离MOS没有提取出来，想debug一下，怎么看是MOS的那个层没有提取出来？（比如是栅端出了问题，还是源端漏端没有识别） 可以加调DRC语句，用这个RULE跑DRC。比如如果识别层叫 iso_nmos，想看看这个层是不是运算对了，可以通过 include（图 ...

GF22nm PFD-SOI process 遇到三条ERC 求助 1. ERC7 : PSUB must not be biased by more than one net PSUB 不得由多个网络进行偏置。 2. ERC_IS18: The gate of a thin oxide MOSFET (nfet, pfet, hvtnfet, hvtpfet, slvtnfet, slvtpfet, lvtnfet, lvtpfet,elvtxpfet, uhvtnfet, u ...

按K后，按F3 把这个勾选点掉就可以了

如下图实际版图没那么大 调用出来边框变大了 并且放出所有层次没有发现空白处有东西 求指导怎么删除 如图就可以解决掉，写一个.il的脚本，然后在virtuoso 界面下面load下脚本，路径要写对。然后在用脚本里的快捷键，我们这个脚本的快捷键是ctrl+F1，这个快捷键可以自己设置，用完之后 ...

Edit-Select-Set Selection Protection cadence help 可以使用“selectable”，“selection protection”等作为关键词查到操作说明和相关的skill函数。

geDeleteAllHilightSet(geGetEditCellView())

片外补偿LDO的功率管需要按照ESD规则画版图么？LDO输出还给那么多的模拟、数字管子供电，不能都用ESD规则画版图吧？ ESD场效应管可以耐受较高的电压,在静电放电事件期间保护电路免受损害,直接接外部的线上产生的静电已经被释放了，其他的管子就没必要做成ESD管的形式了 功率管阻抗会比较小，内部 ...

疑问1：为何33K和40K不同厚度的顶层金属，在DC时过流能力都是7mA/um；而在AC和IPeak时，过流能力有较大差异？ 疑问2：大于20V的NLDMOS的NBL为什么会有Slot？不知道在工艺上有什么特殊操作和考量？ DC 20V 24V 芯片制造过程中有多次热退火，热退火会让离子进一步扩 ...