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- 奇数分频-3分频/5分频 2017-08-26
- module TEST_oddPLL( input clkin, output clkout ); /*3分频 reg step1, step; ...
- 如何使用SignalTap II觀察reg與wire值? 2017-08-25
- http://www.cnblogs.com/oomusou/archive/2008/10/17/signaltap_ii_reg_wire.html
- FPGA verilog 实现sobel 算法 2017-08-25
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- 一次性认清UART、RS-232、RS-422、RS-485的区别 2017-08-25
- 通讯问题，和交通问题一样，也有高速、低速、拥堵、中断等等各种情况。如果把串口通讯比做交通，UART比作车站，那么一帧的数据就好比汽车。汽车跑在路上，要遵 ...
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