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EETOP 创芯网论坛 (原名：电子顶级开发网) › 日志

日志

电路设计| 记录|

分享 cadence ADE导出引脚顺序不对，和CDF不一致: suifengpiaoyang 2021-11-19 10:12; 这里有个bug就是cadence的CDF editor不能直接load 修改后的CDF文件（没修改的也不行），会提示错误如下： the specified file: port:/file*****/ does not contain cdf information in required format. 必须要到执行load操作，简直是大坑。模拟ic来说，软件桶里啥都有，也因为太多，关联性又强，可视化操作太 ...; 635 次阅读|0 个评论

分享 vcs-mx和finesim混合仿真: suifengpiaoyang 2021-11-5 14:34; 据说vcs-xa混纺里的xa不再更新，所以尝试和finesim搭配做混合仿真。这两家伙的网上资料少的可怜。模拟包数字，容易出现模拟线网名_1 _0和数字net 无法对应的问题，也容易出现module和例化两者顺序对应不上，容易搞吐血，所以如果接口信号少，参考finesim安装路径下的demo，是可以很简单的做成模拟包数字 ...; 个人分类: 电路设计|3381 次阅读|0 个评论热度 11

分享 finesim的feature添加: suifengpiaoyang 2020-9-13 23:25; 感谢 http://bbs.eetop.cn/thread-871122-1-1.html的提示，大概知道了一些逻辑关系。用scl-keygen却是方便简洁，用之前修改src文件，应该可以在任意 packedge里添加feature，具体具有什么feature在调用finesim仿真时会有提醒，根据提醒找一个地方添加就行了，我随便看到59里空白多，就在59段添加， finesim2015只要添 ...; 个人分类: 记录|2467 次阅读|0 个评论

分享文章参考价值: suifengpiaoyang 2015-12-4 14:14; “只需打印transactiononcircuitandsystem，JSSC，transactiononpowerelectronics,verylargescaleintegration 这些质量高，也适合我们，其他的意义不大。”; 个人分类: 记录|926 次阅读|0 个评论

分享尾电流大于第二级电流时的摆率: suifengpiaoyang 2015-9-18 15:40; silergy的笔试题里考了这样一个题，双转单时，差分对尾电流大于第二级电流时的摆率。通过回来仿真分析，当输入正阶跃，即输出电压经历正的slew时，流过电容的电流应该是Iss/Cc, 相反的，经历负的slew时，流过电容的电流应该是I2/Cc. ...; 个人分类: 电路设计|1098 次阅读|0 个评论

分享 Capfree型LDO: suifengpiaoyang 2015-8-3 14:47; 参考2007年T. MOK JSSC的capfree型LDO论文，搭了一个电路调试。按照论文里的说法，输出电容100pf足够，而且内部电路静态消耗电流很小（论文里没有明说，但是反推吧，毕竟他说100uA），实际调试时发现他这个结构其实有很多不足，100mA-1us的负载电流突变加载在一个100p的电容上，导致输出电压急剧下降，从一个2.5V的 ...; 个人分类: 电路设计|2175 次阅读|2 个评论热度 1

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