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vcs-mx和finesim混合仿真

热度 10已有 549 次阅读2021-11-5 14:34 |个人分类:电路设计|系统分类:芯片设计| vcs, finesim

据说vcs-xa混纺里的xa不再更新,所以尝试和finesim搭配做混合仿真。

这两家伙的网上资料少的可怜。

模拟包数字,容易出现模拟线网名_<1> _<0>和数字net  [1] [0]无法对应的问题,也容易出现module和例化两者顺序对应不上,容易搞吐血,所以如果接口信号少,参考finesim安装路径下的demo,是可以很简单的做成模拟包数字的,但如果模数之间有总线形式命名的信号线,或者接口信号太多,还是乖乖的去搞数字包模拟。

版本和路径没弄对时,容易出现如下问题

image.png

待setenv, path,LD_LIBRARY_PATH等设置好(设置不好出现找不到Libgenasim_32.so等等问题),容易遇到奇怪的线网问题(模拟王网表里的现网被当成奇怪的错误),这时候,可以参考下面这些配置

https://www.docin.com/p-1815534079.html

image.png

同时注意尝试 set bus_format <%d>     _<%d>    [%d]

尝试 spice_port_order_as_vlog

说到底,根据运行bug来解

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