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cadence ADE导出引脚顺序不对，和CDF不一致

已有 830 次阅读| 2021-11-19 10:12 |系统分类:芯片设计| CDF, 引脚错误

这里有个bug就是cadence的CDF editor不能直接load 修改后的CDF文件（没修改的也不行），会提示错误如下：

the specified file: "port:"/file*****/"" does not contain cdf information in required format.

必须要到执行load操作，简直是大坑。

模拟ic来说，软件桶里啥都有，也因为太多，关联性又强，可视化操作太多问题（也不排除it没装好）

1.maestro和schematic集成，界面大小不一致，风格也不一致

2.verilogA也能编辑，也能仿真，仿真结果不对，加入debug的display等语句，不知道打印去哪了

3.以前ADE生成netlist路径就几层固定，maestro为了功能，路径已经N层了

4.Analoglib下有bsource，死活用不起来，自己建立一个bsource，CDF配置一下，死活导不出来，nameprefix都用不起来，没有debug信息

5.多个仿真界面，多个波形图会乱入，A case的结果跑到B case的viva波形里去了

6.自己cdf gui dump出来的cdf同一gui界面load还报错，得去别的界面load

9.不同类型仿真同次进行结果会在同一个波形窗里切割

我知道他软件强，但用起来也是…

大家是如何解决的