日志
- 分享 HSIO Tips Part3
- 目前 FPGA 高速应用越来越多，速率也越来越高，替换了很多早期 FPGA+ 分离 SERDES 的方案，那么高速传输的关键技术有哪些呢？这里最重要的是 TX 端的预加重（ Emphasis ）和 RX 端的接收均衡 (Equalization) 。 HSIO 的性能和稳定性体现在传输的误码率（ BER ）上，预加重和均衡技术是 HSIO 设计中的关键。在 xilinx 平 ...
- 分享 时钟管理单元
- 把握DCM、PLL、PMCD和MMCM知识是稳健可靠的时钟设计策略的基础。赛灵思在其FPGA中提供了丰富的时钟资源，大多数设计人员在他们的FPGA设计中或多或少都会用到。不过对FPGA设计新手来说，什么时候用DCM、PLL、PMCD和MMCM四大类型中的哪一种，让他们颇为困惑。赛灵思现有的FPGA中没有一款同时包含这四种资源（见表1）。 ...
- 分享 FPGA的DCI技术
- Xilinx 系列 FPGA 的 DCI 技术 1、 DCI 技术概述 随着 FPGA 芯片越大而且系统时钟越高， PCB 板设计以及结构设计变得越难，随着速率的提高，板间的信号完整性变的非常关键， PCB 板上若有关键信号，那么需要进行阻抗匹配，从而避免信号的反射和震荡。 Xilinx 公司提供 ...
- 分享 Xilinx系列FPGA的DCI技术
- Xilinx 系列 FPGA 的 DCI 技术 1、 DCI 技术概述 随着 FPGA 芯片越大而且系统时钟越高， PCB 板设计以及结构设计变得越难，随着速率的提高，板间的信号完整性变的非常关键， PCB 板上若有关键信号，那么需要进行阻抗匹配，从而避免信号的反射和震荡。 Xilinx 公司提供 ...
- 分享 关于Tab 键 在ultraedit及modelsim的使用问题
- 1.ultraedit中点 高级-〉配置-〉左边树形菜单-〉展开编辑器-〉自动换行/制表符设置 在后边就可以任意设置要想要的了 你说的格数应该是 缩进格数 你只用将 缩进空格 设置你想要的字符数就行了 2.modelsim中，修改Tools-Edit Preferences-By window-windowlist-source windows-category-document type-verilog-spa ...
- 分享 ram使用说
- 应用平台vivado 1、当No primitives output register and No core output register时，读出的数据与读地址和读使能相差1个读时钟周期。此时读使能失效后会保持最后一个地址对应的读输出数据。 2、当YES primitives output register and No core output register时，读出的数据与读地址和读使能相差2个读时钟周期。此 ...
- 分享 Help with Vivado Synthesis's equivalent RTL/GUI/TCL options for XST
- Description This answer record provides information on some Vivado Synthesis switch options (RTL, GUI, TCL) equivalent to XST. The answer record provides a tabular column comparing XST and Vivado Synthesis switch options, which can be used as a reference when a user transitions from XST ...
- 分享 EDIF的用法(1)---LATTICE
- Latticesemi Diamond使用EDIF的步骤： 1. 综合：由于Diamond本身集成synplify pro，综合输出的就是标准网表文件EDIF，其扩展名为edi，即：*.edi； 注意：在综合时，一定要把综合选项Disable IO Insertion选为true，默认是false。 &n ...
- 分享 win7中protel99se添加库文件方法
- 你装的软件可能跟系统不匹配，我的WIN7也不能添加，如果不愿装过其他版本软件可以这样改：1.进入C\WINDOWS下找到ADVPCB99SE.INI和ADVSCH99SE.INI两个文件； 2.用写字板打开ADVSCH99SE.INI文件,在 下找到File0,大家可以发现,等号后面的的内容就是默认已经添加的库，如果要添加多个怎么办呢?简单，在File0后面添File1,File2. ...
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