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ram使用说

已有 2027 次阅读| 2014-11-25 13:50 |个人分类:FPGA设计方法

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1、当No primitives output register and No core output register时，读出的数据与读地址和读使能相差1个读时钟周期。此时读使能失效后会保持最后一个地址对应的读输出数据。

2、当YES primitives output register and No core output register时，读出的数据与读地址和读使能相差2个读时钟周期。此时读使能失效后会保持最后一个地址的前1个地址对应的读输出数据。如图ram_timing_delay_2_clk

3、当No primitives output register and YES core output register时，读出的数据与读地址和读使能相差2个读时钟周期。此时读使能失效后会保持最后一个地址的前1个地址对应的读输出数据。如图ram_timing_delay_2_clk

4、当YES primitives output register and YES core output register时，读出的数据与读地址和读使能相差3个读时钟周期。此时读使能失效后会保持最后一个地址的前2个地址对应的读输出数据。如图ram_timing_delay_3_clk

ram_timing_delay_2_clk

ram_timing_delay_3_clk

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