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多路时钟选择设计

已有 1547 次阅读| 2013-8-2 09:53 |个人分类:clock design

好好的采集流程，突然时序就不对了，并且烧入 .sof 和 .jic 的现象还不一样。想了想，可能是多路时钟选择的问题，自己写的代码不能做到 glitch-free clock multiplexer。

问题描述：
程序中需要转换 50MHz 和16MHz 时钟，我直接用一个信号来控制两个时钟的切换，而
这个信号是被 8MHz 时钟同步的。结果就悲剧了。

解决方法：
一、使用器件内建多路时钟选择器。
xilinx 器件中提供了 BUFGMUX，altera 中Cyclone II 以上提供 ALTCLKCTRL。两者都是 glitch-free clock multiplexer。
【参见 Ensure glitch-free switchover implementation】

二、自己设计多路时钟选择器
很不幸，我用的是 Cyclone，木有 ALTCLKCTRL。
法一：
先使用三态 TRI 单元，控制时钟的输出，然后再让时钟通过一般的 MUX，这样子的话，次序应该是首先把原来的时钟通过三态电路Disable掉，然后打开另外一个三态电路，输出时钟，同时，Mux 根据控制信号选择新的时钟。
【参见 Alter FPGA 与 Xilinx FPGA 的优缺点比较】
法二：
更为具体的做法，我准备尝试。但是难点在于：时钟要经过多路时钟选择器，而该时钟域的使能、地址和数据信号也要分别经过多路选择器，那么如何让经过多路选择器后的时钟、使能、地址和数据信号依然保持同步是一个问题。这个还需要请教高人。
【参见 Techniques to make clock switching glitch free】