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日志

分享 Calibre LVS 设置: hmy_axx 2024-10-28 11:49; 作者：zsen 博客地址：https://blog.eetop.cn/zsen 链接：https://blog.eetop.cn/blog-1736922-6951047.html （1）LVS Options-Supply下面的选项，若选择Abort LVS on power/ground net errors选项，则电源地短路时会中断LVS，此时不选这选项再Run LVS，这样LVS就不会中断且会报出电源地短路的地方，但是不选这个选项 ...; 个人分类: 学习|2959 次阅读|0 个评论热度 14

分享模拟版图学习6: hmy_axx 2024-10-12 10:50; 自诞生以来，BCD 技术就充分利用了两种主要技术（多晶硅栅极 CMOS 和 DMOS 电源架构）在同一芯片上的集成。它与双极元件的兼容性使得能够创建将数字和模拟控制与高效电源管理部分相结合的 SoC（片上系统）。BCD 工艺的生成基于 CMOS 基线和新光刻节点的几何缩放规则，以实现所有集成功能的面积和成本的总体降低。从历史上 ...; 个人分类: 学习|421 次阅读|0 个评论

分享模拟版图学习5: hmy_axx 2024-9-30 17:53; 如图所示，假设在版图中 N1 和 P2 相隔比较远，需要走一段比较远的距离，这时候可以有两种选择： ①　 P0 、 P1 、 P2 画在一起， N1 的 D 端通过长金属连接到 P0 的 S 端、 P1 和 P2 的 G 端，这称为电流传输，因为长金属流过的是电流信号。 ②　 P0 、 P1 、 N1 画在一 ...; 个人分类: 学习|1210 次阅读|0 个评论热度 11

分享模拟版图学习5: hmy_axx 2024-9-30 17:48; OS 管工作原理它是利用 Vgs 来控制“感应电荷”的多少，以改变由这些“感应电荷”形成的导电沟道状况，然后达到控制漏极（ D ）电流的目的。在制造管子时，通过工艺使绝缘层中出现大量正离子，故在交界面的另一侧能感应出较多的负电荷，这些负电荷把高渗杂质的 N 区接通，形成导电沟道，即使 Vgs=0 时也 ...; 个人分类: 学习|852 次阅读|0 个评论

分享模拟版图学习3: hmy_axx 2024-9-30 17:47; 计算管子走的电流已知 MET ： 5V PMOS ：（ W/L ） =20/0.6 Min. =270 （ uA/um ）要走 20mA ，画的是 W/L=50/1 ， 160 个管子。求走过管子的 MET 宽度？ ...; 个人分类: 学习|1142 次阅读|0 个评论

分享模拟版图学习2: hmy_axx 2024-9-30 17:45; 转换工艺文件在新建 Library 下复制方正工艺的三个文件（ diva.rul 、 gate.rul 、 techfile.cds ）。技术加载本地技术文件。版图可见下全选 → Edit → Hierarchy → Flatten → 设置 Flatten Mode:displayed levels þ → Flatten Pcells þ 其它不用勾选 → OK amps ...; 个人分类: 学习|1008 次阅读|0 个评论

分享模拟版图学习1: hmy_axx 2024-9-30 17:42; 芯愿景导入电路 ①　在 Cadence 下： File → Export → EDIF 200... → Browe 选择文件 → Output File 改名 → OK 导出 edif ， out 后叫经理导入到共享，再从共享拉到桌面。 ②　在 ChipAnalyzer 下：文件 → 导出 EDIF 200 网表格式。在 ...; 个人分类: 学习|10285 次阅读|6 个评论热度 33

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