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日志

版图笔记| pcell|

分享建pcell详细步骤（pmos管）: bearlin12 2019-7-15 11:15; 这里只写pmos管的pcell建法，nmos管以此类推。每种工艺层次有些不同，但是步骤差不多。这里没有写基础的操作步骤，基础的操作步骤可以网上找找，或者在我的《版图笔记（2）》里找。这是要懂了pcell的基础才会明白我下列步骤的意义。 1.1 Stretch （ pcellStretch) ...; 个人分类: pcell|21863 次阅读|13 个评论热度 27

分享版图笔记（7）: bearlin12 2019-6-24 09:04; VNC 分辨率调整打开 putty 软件 → login as ： xxx → password:xxx → vncserver -geometry 3840x980 → 运行 VNC （此方法容易在系统中遗留过多的 VNC 进程） PS aux |grep xxx 详解例： $ ps aux |grep username Username 1815 0.0 & ...; 个人分类: 版图笔记|13097 次阅读|7 个评论热度 19

分享版图笔记（6）: bearlin12 2019-6-24 08:55; 工艺进步对后端工作影响有多大？工艺变化带来的漏电流、功耗、以及整体设计上巨大的变化。从 .18 到 .09 可以说是革命性的变化，以致后来的 .045 从设计上都可以说完全不同，很多甚至边物理原理都不一样了，如出现了量子效应。主要是电器特性上的变化，工艺缩小以后，要多考虑诸如 power analysis ...; 个人分类: 版图笔记|15860 次阅读|10 个评论热度 28

分享版图笔记（5）: bearlin12 2019-6-21 09:12; 如图所示，假设在版图中 N1 和 P2 相隔比较远，需要走一段比较远的距离，这时候可以有两种选择： ①　 P0 、 P1 、 P2 画在一起， N1 的 D 端通过长金属连接到 P0 的 S 端、 P1 和 P2 的 G 端，这称为电流传输，因为长金属流过的是电流信号。 ②　 P0 、 P1 、 N1 画在一起 ...; 个人分类: 版图笔记|29174 次阅读|12 个评论热度 67

分享版图笔记（4）: bearlin12 2019-6-20 16:02; MOS 管工作原理它是利用 Vgs 来控制“感应电荷”的多少，以改变由这些“感应电荷”形成的导电沟道状况，然后达到控制漏极（ D ）电流的目的。在制造管子时，通过工艺使绝缘层中出现大量正离子，故在交界面的另一侧能感应出较多的负电荷，这些负电荷把高渗杂质的 N 区接通，形成导电沟道，即使 Vgs=0 时 ...; 个人分类: 版图笔记|24026 次阅读|12 个评论热度 58

分享版图笔记（3）: bearlin12 2019-6-20 08:56; 计算管子走的电流已知 MET ： 5V PMOS ：（ W/L ） =20/0.6 Min. =270 （ uA/um ）要走 20mA ，画的是 W/L=50/1 ， 160 个管子。求走过管子的 MET 宽度？答： ME ...; 个人分类: 版图笔记|20448 次阅读|6 个评论热度 25

分享版图笔记（2）: bearlin12 2019-6-19 13:54; 转换工艺文件在新建 Library 下复制方正工艺的三个文件（ diva.rul 、 gate.rul 、 techfile.cds ）。技术加载本地技术文件。全部打散在版图可见下全选 → Edit → Hierarchy → Flatten → 设置 Flatten Mode:displayed levels þ → Flatten Pcells þ 其它不用勾选 ...; 个人分类: 版图笔记|97101 次阅读|19 个评论热度 31

分享版图笔记（1）: bearlin12 2019-6-19 09:21; 芯愿景导入电路 ①　在 Cadence 下： File → Export → EDIF 200... → Browe 选择文件 → Output File 改名 → OK 导出 edif ， out 后叫经理导入到共享，再从共享拉到桌面。 ②　在 ChipAnalyzer 下：文件 → 导出 EDIF 200 网表格式。在 D/Chiplog ...; 个人分类: 版图笔记|110595 次阅读|39 个评论热度 97

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