PLL模拟版图设计总结
1 PLL模块划分
2 PLL功能介绍
3 PLL布局注意事项
4 PLL走线注意事项
4.1 PLL模块内部注意事项
4.2 TCXO内部注意事项
4.3 NDIV内部注意事项
4.4 电感注意事项
4.5 高速的CLK线使用传输线画法
4.6 差分时钟信号速度较慢走线长画法
4.7 差分时钟信号速度快且走线长画法
4.8 单端时钟驱动信号走线版图画法
4.9 单端时钟 clk0&clk1并行传输版图画法
4.10 data走线版图画法
5 其他版图建议
PLL的主要作用是利用外部输入的参考时钟控制环路内部振荡信号的频率。—TCXO ：将片外参考信号转化为方波信号，实现参考信号的分频。—PFD：检测参考时钟和反馈时钟的频率/相位差，并把差值转换为开关信号输出来控制cp对环路的冲放电。—Charge Pump：电荷泵由两个开关控制的电流源构成，把PFD输出的开关电压信号（Up和Dn）转化为电流信号来控制LPF里电容的充放电—LPF：（滤除高频噪声得到稳定的压控信号）将电荷泵的输出电流进行积分转换为控制电压用于调节LC-VCO的输出频率。—VCO：由电压来控制VCO里面的电容阵列，来产生不同频率的输出信号，LC震荡会不断消耗能量，消耗的能量就会由GM模块来提供。—LO 提供本震的电路实际就是VCO的buffer一般有分频的要求通过该电路来将PLL本震传给其它需要本震的电路。—DIV：分频器把VCO的输出信号分频后反馈到PFD进行比较。—Vref_gen : 即参考电压产生电路，为电荷泵以及滤波器等电路模块提供共模参考电压。
2. PLL功能介绍
本项目中的PLL，主要是为TX和RX两个模块提供时钟。这里是一个100M的参考时钟V1与反馈回来的时钟信号V2，在通过鉴相器后将相位差转换成一个时钟信号Vout，通过Vout的占空比变化速率来控制开关闭合来控制Charge Pump 输出的电压大小 ，CP输出的电压通过控制VCO的电流大小来控制时钟信号的频率，时钟经过分频器频率被缩小一定的倍数之后与参考时钟比较产生相位差。当整个系统达到动态平衡的时就形成了以参考时钟为基准放大了一定倍数且较稳定的的时钟信号OUT。
图（二） charge pump和LPF是两个高度对称的电路，所以在layout设计的时候需要按照严格对称的画法来设计，顶层的AP覆盖这两块电路的时候也需要对称的覆盖。VCO严禁被bump压到。因为VCO和LO既是干扰源又怕被别的模块干扰所以主要隔离目的是把VCO、LO和数字逻辑模块隔离开。 做好VCO与其他模块的隔离，因为VCO前面的其他模块的信号主要方波信号，不断跳变会影响VCO，其次VCO频率比较高，同时也会影响其他模块，所以，VCO跟其他模块之间必须要有一定距离的隔离。其次按信号通路去摆放其他模块，信号通路为主，多余的面积加decap。NDIV是一高速模块，噪声较大，离VCO不能太近，所以放在了LPF的右侧，可以利用LPF大面积的电容，将二者隔离。信号线的layout，XO buf的输入线，远离其他信号线，同时所有信号越短越好，走线尽量上层，并行的线保持一定的距离或者改为不同层的金属来走，还要用dunnmy block层包起来，以及NT_N的添加。信号走线，并行的尽量不要同层金属走线，最好隔层走线,同时电源地线与信号线之间，最好也做到隔层，因为电源地线比较宽，对信号线线产生的寄生电容是比较大的，所以隔层会好很多。2.使用大片psub和NT_N的隔离墙把数字模块和模拟模块分开，NT_N要在模拟模块一侧。3.VCO和LO本身隔离墙要做的很充分，金属层次要叠高，阻抗要小，注意VCO的本身隔离墙不能成环防止电磁互感。4.隔离墙两侧的衬底不要互联，特别是隔离墙两边的pclamp的sub端，不然隔离墙就会失去作用。
4. PLL走线注意事项
PLL的输入REFCLK频率范围为50M~4GHz，输出信号HSCLK信号频率范围为3G~8GHz，频率较高。电路中有诸多高频信号时钟线，在画版图过程中需要保证其走线环尽量干净，同时尽量减少该高频线对周边信号的影响。通常情况下高频时钟线走线应该尽量用高层金属（1P12M工艺，尽量M8~M10），因为高层金属方块电阻小，且周边环境相对简单，寄生较小。在遇到超过100um的高频时钟走线时，需要考虑采用顶层金属M11/M12尽量减小走线电阻。同时在添加dummy时，高频时钟线也都应该对应添加dummyblock以减小寄生电容。
hsclk通路，一直延伸至TX或RX的接收端，由于有多相位时钟，因此需要重点关注各相位时钟之间的版图匹配（走线长短一致，周边环境一致），通常选择将互相差分的两对时钟邻近的画法。各时钟不要相互串扰，尽量拉开间距。而且在HSCLK_PATH内的长走线达1000um以上，该时钟必须采用顶层金属和传输线画法，走线宽度和间距需要通过传输线抽取工具评估，并添加相应的屏蔽层以保护该时钟走线。Charge pump输出两根信号为PLL内部为最敏感的两根信号。该信号是由参考时钟与反馈时钟信号的相位差决定，完成信号锁定后处在一种动态平衡的状态下，需要注意避开其他高频信号线对其干扰。电流较大，走线需要按照电源网络的方式处理（使用顶层金属和网格画法）。高频信号线：均需要注意采用高层走线，注意周边环境干净，同时不要穿过其他敏感信号线，避免对其他信号的串扰。静态电流偏置线：尽量采用中高层金属走线，同时避免其他高频信号线对其的串扰，保证周边环境干净。
4.1 PLL模块内部注意事项
1)PFD内部UP、DOWN，以及UPB、DOWNB这四个信号需要对称走线4)PLL内部的V-CTRL信号需要做良好的屏蔽，屏蔽ground用CP中的5)PLL内部布局需要用滤波电容将VCO与前面低频时钟部分(PFD、CP)分隔开，避免不同时钟域的相互干扰7)VCO中环振各delay cell之间的寄生需要尽量控制小!必须加dumy block的8)VCO的电源线需要加粗加层，该部分的电流较大，注意IR drop9)VCO输出到divider的路径(包括buffer)尽量短，减小寄生10)VCO走线进divider的路径上尽量干净，不可有电源或者底线被其干扰，不可加屏蔽
4.2 TCXO内部注意事项
1)TCXO的输入时钟路径尽量短，且周围干净，防止正弦波被干扰 2)注意电源线走的需要加粗，tcxo buffer的电流较大
4.3 NDIV内部注意事项
1)注意各分频的时钟减少交叉，且尽量对不同来源时钟(不是同一个时钟分频出来的)不要交叉或近距离平行走线2)注意电源线加粗，该模块的动态电流较大，IRdrop有一定影响3）注意refclk和vref电压的走线通道，注意易受clk影响的信号线的走线，用屏蔽线将clk线隔开；由于bias模块内部有大量的提供偏置电流信号的线，需要预留这些bias线的走线通道，并且根据IRdrop的要求选定走线的层次、宽度4)PLL里最重要的两条输出线分别是LO的输出和VCO到NDIV的反馈信号。这两组信号的频率较高1、这两条信号线要使用R层金属（方阻最小的金属层）2. 电感金属dummy 添加满足density要求
4.5 高速的CLK线使用传输线画法
1）考虑电路buffer驱动，信号速度，版图使用层次，电路性能指标等因素，例如16G时钟 用最高层金属线宽0.5um的一般在250um左右加buffer2）周围环境复杂，干扰信号多，走线长，高频线下方还有其余模块及信号等高频线时，同层和下方都需要加入Shielding3）高频线下方如果无任何模块及device，纯粹是走线通道并且希望高频线的寄生C做得最小时，高频线同层加Shielding就可以，此时高频线相邻层要保证有dummy block5）layer建议使用和高频线间隔一层的金属来减少高频线的寄生C，与被屏蔽信号的space建议4~5倍高频线线宽的space以上6）一组时钟线，如果两两之间clk 时钟相差180度，此时最好根线单独加shielding或者拉开比较大space。如果相互之间耦合影响小时可以只在左右加shieding7）clocktree中的空白处填充decap，decap是接高频线buffer电源的，decap靠近buffer，并且连接和buffer的电源地强连接
4.6 差分时钟信号速度较慢走线长画法
4）时钟线及Shilding的线宽，以及它们之间的space的选择是需要依据项目设计的buffer case by case 去仿真确认的6）同层Shilding走线与时钟走线之间间距约为3um7）走线走一定距离（250um左右）插入cross走线8)Dummy block 层必须添加，防止脚本加dummy在走线周边加dummy进去
4.7 差分时钟信号速度快且走线长画法
4）屏蔽下方使用间隔一层做屏蔽，底层屏蔽线使用网状走线，尽可能减少寄生C5) 时钟线及Shilding的线宽，以及它们之间的space的选择是需要依据项目而定6) 设计的buffer case by case 去仿真确认的。clk走线宽度与间距比值约为1：4同层Shilding走线宽度为1um与clk走线之间间距约为10um7) Dummy block 层必须添加，防止脚本加dummy在走线周边
4.8 单端时钟驱动信号走线版图画法
1) 250um左右就加一级buffer
2) clk走线w=0.5um同层Shilding走线w=1um， 与clk走线之间space=4.5um
4.9 单端时钟 clk0&clk1并行传输版图画法
1) Clk0 与 clk1之间的耦合需要尽可能的小， 防止相互影响
2) buffer0，buffer1电源地分开，挂足够的decap并且包双环， decap的连接和自身buffer的电源地强连接
4.10 data走线版图画法
1) 使用最顶层或者次顶层金属叠层走data走线
2) 走线底下无device
3) 同层及底层未做屏蔽，但是同层及相邻层有dummy block层。原因：走线周围无其他信号干扰， 减少寄生C
4) 禁止其余信号线与data并行走线
5. 其他版图建议
1）高速cell设计时，base layer需cut到最短，gate contact也需尽量靠近OD，并cut到最短；底层metal在满足drc的前提下，底层metal尽量不走横向电流，只用于打孔，相邻层的打孔位置重叠，到高层metal后再拉通走线。依过往经验和后仿对比，TSMC 自动添加DUM会掉 0.9---1G 左右，手动添加频率下降 400M 左右；SMIC 7n 自动添加 dummy 会掉 2G 左右， 手动添加频率下降 0.9---1G 左右，大概比率在一半左右。
2）VCO作为PLL系统的核心决定了整个PLL系统性能。VCO 输出的时钟经过分频再与参考时钟REFCLK比较，如果不一致，PFD/CP便输出控制信号再控制VCO修正输出频率，最终的结果是：Fout = N*REFCLK，只要 REFCLK 是精确的，那么Fout 也是精确的。
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