核心原因：非均匀沟道掺杂

现代 CMOS 工艺为了抑制短沟道效应（SCE），会采用 局部高掺杂技术（如 Halo/Pocket 注入）：

• 方法：在源/漏结边缘附近进行 倾斜离子注入，形成高掺杂区域（Halo）。

• 目的：增强栅极对沟道的控制力，减少漏电场对沟道电势的影响。

掺杂分布与沟道长度的相互作用

1. 短沟道器件（$L$ 很小）：

• 两个 Halo 区在沟道中央 重叠，导致 整体沟道掺杂浓度升高。

• 结果：$V_{th}$ 上升（需更高栅压才能反型沟道）。

2. 中等沟道长度（$L$ 中等）：

• Halo 区 部分重叠，中央沟道掺杂浓度仍较高，但低于短沟道情况。

• 结果：$V_{th}$ 随 $L$ 增大而 缓慢下降。

3. 长沟道器件（$L$ 较大）：

• 当 $L$ 增大时，Halo 区对中央低掺杂区的“边缘效应”减弱 → 整体平均掺杂浓度略微下降。

• 结果：$V_{th}$ 随 $L$ 增大 进一步减小（但降幅平缓）。

• Halo 区 互不重叠，中央区域为 低掺杂（原始沟道浓度）。

• 但 Halo 区的存在会 调制沟道有效掺杂浓度：

物理机制图解

          RSCE 区域            常规长沟道区域
Vth ↑      ______                      
         /      \        Halo重叠区    Halo分离区
        /        \______/‾‾‾‾‾‾‾‾‾‾‾‾→ Vth 缓慢↓
       /                 ↗            
      /  SCE主导区 (Vth↓)               
_____/                 L增大方向
 短沟道        中沟道         长沟道 (L大)

• 左侧（小 $L$）：Halo 重叠 → $V_{th}$ 高。

• 中间（中 $L$）：Halo 部分分离 → $V_{th}$ 下降。

• 右侧（大 $L$）：Halo 完全分离 → 中央低掺杂区主导，$V_{th}$ 随 $L$ 增大继续缓慢下降。

关键公式（简化模型）

长沟道区的 $V_{th}$ 变化可由 掺杂梯度效应 描述：

$$\mathrm{\Delta }{V}_{th}\propto -\frac{1}{L}\cdot \left(\text{掺杂浓度梯度的影响}\right)$$

• 负号 表明 $V_{th}$ 随 $L$ 增大而减小。

• 根本原因：Halo 区的高掺杂在沟道边缘形成“势垒”，当 $L$ 增大时，边缘势垒对中央沟道的平均影响减弱。

对电路设计的影响

1. 匹配性问题：

• 在模拟电路（如差分对管）中，若相邻 MOS 管的 $L$ 有微小差异（如 $L=0.5\mu m$ 和 $L=0.52\mu m$），其 $V_{th}$ 可能显著不同 → 导致失配。

• 解决方案：避免使用中等沟道长度（选择明显处于长沟道或短沟道区的 $L$）。

2. 模型准确性：

• SPICE 模型（如 BSIM4）需包含 RSCE 效应参数（如 DVT0, DVT1）才能准确预测 $V_{th}$ 随 $L$ 的变化。

工艺演进与 RSCE 的减弱

在先进节点（如 FinFET）：

• 三维结构 显著抑制了短沟道效应，减少了对 Halo 注入的依赖。

• 结果：RSCE 效应在 7nm 以下工艺中基本消失，$V_{th}$ 随 $L$ 的变化趋于平缓。

总结

⚠️ 注意：RSCE 是工艺优化的“副作用”，设计时需通过仿真验证 $V_{th}$ 对 $L$ 的敏感性！