之前的文章中，描述了即便SDM加了dither，CP的非线性也会导致小数spur，那CP的非线性是由什么导致的呢？

首先，先描述一下CP的工作原理，下图是拉扎维书中的示意图。当输入的两个信号存在相位差时，PFD会产生QA和QB，QA和QB的异或是相位差，当QA为高电平时，对Vout充电，电流为I1，当QB为高电平时，对Vout放电，电流为I2，I1=I2。因此，当他们同时为高电平时，电流为0。图中QA的高电平脉宽大于QB的，因此，充电多于放电，Vout电压升高。

CP的线性模型

先考虑CP的线性模型，在CPPLL的线性模型中，PFDCP的增益认为是Kpd，Kpd=Icp/2pi，这个Icp就是图中CP中电流源的电流。

这个线性模型是怎么来的呢？CP的输出是电流，在一个参考周期内，CP的平均电流=充电时间Icp-放电时间Icp，充电时间减去放电时间就是，CLKref和CLKfb的时间差Δt，而Δt占整个ref的周期的比例为，其实也就是相位差占2pi的比例。

那么平均电流为

因此增益=输出/输入=平均电流/相位差=Icp/2pi。

非线性来源

线性模型是Icp/2pi，那其实非线性可以来自两部分，一部分是Icp，一部分是2pi

2pi的非线性

首先声明一下，这个2pi的非线性其实不严谨，这种说法只是比较好理解。在实际电路中，就是CP的开关时间跟输入的时间差不一致。具体情况有以下几种：

①死区

当输入的相位差很小时，PFD的脉宽不足以打开CP的开关，这个时候，开关时间相当于0，而实际上输入的时间差是存在的。

这个解决办法，通常是在PFD的复位路径增加延时。

②PFD输出的开关信号存在skew

理想情况下，认为上下两个开关管是不会存在skew的，但实际上他们存在一个反相器的延时，所以导致开关导通的时间会与理想的导通时间会有差异。

这个解决办法是如下图所示，在DN路径增加传输门，弥补延时。

③UP信号与DN信号的上升沿和下降沿时间不同

DN和UP信号在导通开关管的时候，上升沿和下降沿的延时不一样也会导致导通时间有差异

解决办法如下图：可以在传输路径通过反相器调整上升沿和下降沿，并且延时也一致。用传输门可能没有这么好的效果。或者可以用其他驱动能力更强的电路。

Icp的非线性

Icp的非线性也就是上下两个电流源不相等，也就是电流失配。图来自ee620

当CP上下电流失配时，左边波形图显示，即便相位差为0，Vctrl还是会下降，导致不会锁定。只有当存在一定相位差，并且充电电与放电的电荷一致时，才会锁定，但这种锁定，会让Vctrl会周期性波动，如果这个波动不能被环路滤波器滤掉的话，并且是整数PLL，那就会形成参考spur。当然，如果是小数PLL，这种失配，也会导致小数 spur。

那有什么办法解决呢？如下图所示，左边的是电流镜，然后用了一个反馈去调整上下电流，减小这种失配。具体的工作流程下篇文章再讲。

其他非线性

这里的非线性主要是CP中存在开关管，开关管会有很多非理想因素。

①非完全关断

即便电平已经把两个管子给关断了，仍然会存在一些漏电让电流跑到环路滤波器中，尤其是DN更容易漏电。

②电荷共享

当开关闭合的时候，图中的寄生电容Cp和Cn的电荷会影响Vctrl的变化

解决办法如下图（来源于文献③），用了一个放大器保持电流源的Vds电压恒定。这篇论文比大多数从业者的年龄都大，但这个做法还是经常用到。

③电荷注入

电荷注入是开关导通和关闭的时候，开关管的沟道电荷会影响输出，如下图，来源于拉扎维的书（第二版英文版551页）的示意图。这在CP中的影响，就是会导致PLL产生spur。

如何解决，文献④把开关放在电流源上方，但并未解决电荷共享的问题。

④时钟馈通

MOS开关会存在栅漏或者栅源之间的电容，当时钟控制端（变化时，这些电容会耦合一个ΔV到源/漏节点

⑤开关的导通电阻Ron非线性

Ron如果非线性的话，会影响上下电流不一致

总结

CP是CPPLL中非常重要的一个模块，当CP增益大的时候，PLL的带内会更低。但CP的线性度同样也很重要，毕竟线性度不行，spur就会满天飞。

这篇主要是讲哪些地方会导致CP的非线性，后续还需要更近一步如何处理这些非线性。

文献

①Behzad Razavi. Design of analog CMOS Integrated Circuit. 2nd Edition

②EE620_charge pumps

③JSSC1992.A PLL Clock Generator with 5 to 110MHz of Lock Range for Microprocessors

④JSSC2001.A 4-GHz Clock System for a High-Performance System-on-a-Chip Design