日志

基础不扎实<2>

已有 349 次阅读| 2024-4-15 09:50 |系统分类:芯片设计

最近参与的一个项目回来了，我负责LDO。

目前测测试结果显示，同一颗IC上的三个相同LDO，输出电压最大差了25mV。

由于采用相同的参考电压、以及确认后仿轻载下环路增益范围（40dB~55dB），理论上输出电压偏差无法达到25mV。

···

然后我就发现我少考虑了一个问题：输入失调电压，仿真确认为10mV @1sigma！！

我就在想会不会是因为我将一级折叠式共源共栅运放的折叠点由PMOS改为NMOS导致的：

虽然很不情愿，但还是简单确认了一下两种结构的输入失调电压表达式，发现表达式并没有太大的改变，说明改变折叠点位置不会导致输入失调电压突增。

又用电路仿真结果验证，确定仿真结果符合上面的推导结论。

···

再然后，我就发现相比参考项目，运放的共源共栅级器件面积降低了50%以上（为了满足降功耗、增益、重载稳定性的要求），而在仿真阶段，上面提到的这些指标都达成了，但是基本的输入失调电压并没有仿真确认。

···

需要重新思考这些指标的折衷。