首先，我给设计取了一个名字叫sft，在我的work工作目录下建立了一个名为sft的文件夹来存放本次设计：

进入sft目录，再次建立两个子目录。分别是brasilia和buenos。其中brasilia是进行schematic设计的目录，而buenos是进行数字仿真验证的目录。

首先来完成schematic，这是模拟电路工程师的强项，首先要进入brasilia目录，键入命令view cds.lib，建立好ICFB初始化环境。使用Cadence工具的工程师们会经常处理cds.lib这个文件。这一次，我们需要Include一些Cadence的辅助设计库，如Analoglib、basic库等，同时要将我们对本次设计使用的PDK和Standard Cell进行定义。cds.lib文件的内容如下：

在brasilia目录下启动ICFB，在Terminal中键入icfb &，软件正常启动。之后要省略许多操作了，因为这些操作对于聪明的IC工程师而言真是有损智商的感觉。大体的意思是建立一个名为adder的library，并完成schematic设计。最终实现的结果就是下面一个图了：

两个cell的schematic如下:

这里需要说明一个情况，adder library的顶层是一个叫twobitadder的cell，就是2位的全加器，这个cell调用了2个fulladder的cell，准确的说应该叫实例化。fulladder中使用了Standard Cell中的4个cell，RS_ND2_A、RS_NR2_A、RS_INV_A和RS_XOR2_A，这四个cell中包括了schematic，layout和symbol三个view，而fulladder这个cell只包含了schematic和symbol两个设计产生的view。

终于进入正题了！进入twobitadder的schematic，选择菜单栏Tools->simulation->verilog-XL；弹出这个菜单：

毫无问题，OK的说！我们继续会看到：

到了这一步，已经可以利用DFII提供给我们的Verilog-XL的交互环境直接进行仿真啦。但是，前面提到过，作为一个追求卓越的数字工程师，如此图形化界面的操作环境实在是我们没办法接受的。因此，继续：Setup->Netlist，会看到这个选项卡：

这个选项卡中有几个点需要我们明白了：第一点Netlist These Views选择了我们要产生网表的View形式，确保这里面出现schematic这个View，因为要将schematic转化成我们可以看到的Verilog网表。Netlist Explicitly这个选线要选中，因为需要产生的Verilog网表使用按名称连接的方法实例化module。好了，继续OK。

接下来，我们回到icfb的初始界面，在交互命令行中，输入netlist，如下：