工欲善其事，必先利其器……感觉说的很有道理。

仔细回想，其实，学生期间真正的收获是获得了一些实践技能和再学习的能力。

对于主攻数字IC设计的工科生来说，很少有人使用或了解Cadence的设计集成环境（Design Framework II，简称就是DFII啦）。

感觉出来的比较直观的原因是，大部分的数字设计是伟大的IC工程师们直接使用verilog进行文本的RTL Coding完成，鉴于数字设计和验证过程简洁、规范的要求，我们更希望做的事情是在Terminal中熟练而又简单的键入一些操作命令，使用文本化的交互界面与仿真器进行沟通。这样，仿真器在Terminal中回馈给我们的内容可以直接告诉我们本次任务的处理结果，简单醒目。假如数字工程师们需要像模拟电路工程师一样，打开ICFB去翻看每个电路的Schematic，对于时间紧、任务重，复杂繁琐的数字系统来说，工作量是无法承受的。不过，话说回来，复杂数字电路使用schematic进行设计，想想就可怕。

不幸的事情还是发生了。去年，我和几个同学进入了一个使用schematic完成数字系统设计的项目。我一次又一次地叹服并拜倒在眼前的数字工程师精湛的电路设计技艺下！能够选用Standard Cell中少数的子单元完成如此复杂的数字系统设计，做梦也想成为像他们一样的牛人。

问过某某工程师，为什么要使用这种设计方法做设计呢，他说是要减少对软件工具的依赖，没办法，不能跟大公司拼软件。我觉得很有道理。实现电路的schematic设计，相比于RTL，在前面部分直接省去了DC综合这个步骤，PR部分更是直接省掉了CTS……

言归正传，在我的潜心钻研下，终于还是对这种全定制的数字设计方法有了一定的了解。下面，就总结一下使用Cadence DFII进行数字系统设计的一个方法。

额外需要补充下，也许使用过Cadence做过模拟设计或是版图设计的人会感觉得心应手，反倒是精通Verilog编码的数字工程师会感到头痛的样子。我借用了一个大家比较熟悉的数字电路做例子，这个例子在一本外文书中提到了，书很不错，叫Crafting a Chip A Practical Guide to the UofU VLSI CAD Flow，有兴趣可以想看下，例子是一个二位全加器（简单的掉渣了吧）。