1. RTL的处理 a. 快时钟域到慢时钟域: double-clocking, metastable-hard寄存器 b. 慢时钟到快时钟域：使用handshaking c. dual-port ram 2. 每个clock domain都要创建一个时钟 3. 时钟域之间的timing path要disable，以防止 3.1 ...

声明，不得转载。 断言的英文是Assertion，就是对一些设计属性的推知。大型的硬件设计中会有各种各样的协议接口，这些协议都是时序的。这些协议接口定义中一般都会有include文件，这些include文件中包含了接口的断言描述，这些断言主要用于协议的时序检查。除了这种把断言语 ...

声明，不得转载。 在soc芯片验证中，往往新的项目会迭代于之前的项目，但是会有稍许的变化。在项目的开始， 首先会review testplan。testplan中包含基本原理，数据通路方向，以及要测feature，有哪些case，每个case的激励以及要check的点是什么。其中就有一些从之前项目拿过 ...

1. Directed Verification - Random Verification 1.1 Directed Verification testcase生成stimulus, Env把stimulus发送给DUT, 并收集DUT的response并检测； directed verification 也会使用一定的randomization(通常针对data) 每个t ...

class Eth_rx ; rand integer Pkt_len ; rand integer Var ; constraint var_c { Var 1518 ; Var 64 ;} endclass program Eth_25 ; Eth_rx rx = new (); initial begin rx . Pkt_len = 32 ; rx . Var ...

MOS 管作为半导体领域最基础的器件之一，无论是在 IC 设计里，还是板级电路应用上， 都十分广泛。目前尤其在大功率半导体领域，各种结构的 MOS 管更是发挥着不可替代的作 用。作为一个基础器件，往往集简单与复杂与一身，简单在于它的结构，复杂在于基于应用 的深入考量。因此，作为硬件开发者，想在 ...

后端中特殊的 cell ： 1.filler cell ：做完 route 后，需要在 core area 剩余的地方添加 filler cell ，来保证电源线和地线的连接，避免 DRC 问题。按照 type 的名字分类分为 FIL* ， FILE* ， FILEP* 。 FIL* cells 的内部是空的，没有特殊结构； FILE* cells 的内部 ...

OCC （ on-chip clock ）：用来做 DFT 测试，基本原理是在 scan shift 模式下， 选通慢速的 ATE 时钟， load 或 unload 扫描链； 在 capture 模式下，对 free-running PLL clock 过滤筛选出 lauch 和 capture clock 进行 at-speed 测试 。 全速测试就是让芯片工作 ...

clear tic varNum=2; %变量数 afNum=50; %人工鱼个数 iterativeTime=50; %迭代次数 ...

最近写代码比较多去考虑复用性。 在写uvm里的class的时候，发现一改个名字，就要改挺多东西。 于是尝试了使用宏定义进行简化，代码如下，编译可以通过： `define data_gen(num, width, name ) `define name_``num name \ &nbs ...