最近才明白，三伏天的伏原来是昼伏夜出的伏。 忙碌的上半年结束了，短暂休息之后，下半年的战斗又打响了。就是ICer常戏谑的，忙完这阵儿就可以忙下阵儿了。所以做一个期中总结，对于自己来讲还是很有必要的。年初的计划完成的七七八八，有的还在进行当中，有的需要重新调整，整体还算及格。最大 ...

前面我们已经学习了现代电子系统设计的基本方法，学习了使用 Verilog HDL 语言设计简单组合逻辑和简单时序逻辑模块，学习了自顶向下的设计方法，同时还学习了状态机的设计。在这里，将综合运用以上所学的知识，设计一个简化的处理器。“麻雀虽小，五脏俱全”，这里设计的处理器虽然是经过简化的，但是能对其进行综合、适 ...

最近一段时间以来，随着美国对华为强势崛起的恶意打击，5G通信也开始加快走进大众的视野。对于大多数普通大众而言，5G可能只是意味着上网速度更快了。而更大的影响却在于其低时延等特点对于未来超大规模物联网设备应用的重大作用。 但是关于通信等电子设备的辐射问题依然是长久的话题，搜狐的CEO张朝阳前 ...

1. 基本介绍 1.1 data setup: 为design plan创建基本设计单元 a. 载入必须的综合的数据： logic library, 约束， 门级网表 b. 载入必须的physical design数据: physical library, technology file, RC寄生参数模型文件 ...

声明，本文原创，不得转载。 在介绍 bug之前，继续讲解一下在在wave中debug中经常用到的小技巧。 1，标亮 Wave中的信号 选中 Wave中的信号（左键点击一下），按下字母c，打开“Change Color”对话框。选择想要的颜色。 2，Bus Operations 右键点击信号，选择Bus Operations,可以看到很多Bus ...

1. RTL的处理 a. 快时钟域到慢时钟域: double-clocking, metastable-hard寄存器 b. 慢时钟到快时钟域：使用handshaking c. dual-port ram 2. 每个clock domain都要创建一个时钟 3. 时钟域之间的timing path要disable，以防止 3.1 ...

转换工艺文件 在新建 Library 下复制方正工艺的三个文件（ diva.rul 、 gate.rul 、 techfile.cds ）。技术加载本地技术文件。 全部打散 在版图可见下全选 → Edit → Hierarchy → Flatten → 设置 Flatten Mode:displayed levels þ → Flatten Pcells þ 其它不用勾选 ...

芯愿景导入电路 ①　 在 Cadence 下： File → Export → EDIF 200... → Browe 选择文件 → Output File 改名 → OK 导出 edif ， out 后叫经理导入到共享，再从共享拉到桌面。 ②　 在 ChipAnalyzer 下： 文件 → 导出 EDIF 200 网表格式。 在 D/Chiplog ...

声明，不得转载。 断言的英文是Assertion，就是对一些设计属性的推知。大型的硬件设计中会有各种各样的协议接口，这些协议都是时序的。这些协议接口定义中一般都会有include文件，这些include文件中包含了接口的断言描述，这些断言主要用于协议的时序检查。除了这种把断言语 ...