虽然virtuoso提供了多种数据格式转换工具，使用spice in就可以进行CDL转schematic，而且网上也可以很容易地搜索到一些流程说明，但是我在实际操作中还是遇到了很多问题，既包括对设置选项的不熟悉，也包括遇到了一些特殊情况。经过几天的探索和尝试，我有所收获，记录一些心得体会，也分享给大家，希望能为这些流程说明作 ...

有时候点击layout，打开的原理图不是想要的（应该是复制的时候没复制好）。经常打开layout对应的原理图就不是想要的，但是通过原理图打开layout，然后退出，再打开layout，出来的原理图就是想要的，这种什么原因？ PixPin_2024-03-28_15-31-55.png (63.93 KB , 下载次数: 1 ) ...

callback.il.txt skill脚本 处理CDF属性值 callback ；*********************One library**************************** procedure(CallbackLib(lib) foreach(cellID ddGetObj(lib)-cells cell=cellID-name &nb ...

FliterCell.il.txt procedure(FilterLib(lib) foreach(cellID ddGetObj(lib)-cells cell=celllD~name FilterCell(cell);This function is defined below. );end foreach printf( ^_^Library \%s\ is finished. \n lib) );end procedure procedu ...

layout , 经验 IC Layout布局经验.doc

背栅是相对于栅而言的，栅上通电压，使栅下的衬底区表面反型，形成沟道，于是将衬底也称为背栅。 背栅效应：以一个NMOS为例，假设衬底正常，栅上加0.7V（假设）电压就可以形成沟道，管子导通。若衬底不正常，比如说浓度偏大，则栅上要加大于0.7V的电压才能形成沟道。这就是背栅效应。简单的说，背栅效应会影响阈值电压 ...

问问大家的建议！

请问，栅极一般不管，源漏走比较大的电流，就要加宽源漏处走线，一个晶体管M数有好几个，并在一起，假如某一级接在一起，那是不是要拿很宽的一个线把他们接上，而不能只有小的线？ 假如pdk规定0.1um走1mA，某两个晶体管间的连线电路仿真出来峰值电流是5mA，那两个晶体管间这根线就要走5um?假如不走5um，而是走1um宽那一 ...

请教大家一个问题： 我用calibre做layout VS schematic验证，发现有个隔离MOS没有提取出来，想debug一下，怎么看是MOS的那个层没有提取出来？（比如是栅端出了问题，还是源端漏端没有识别） 可以加调DRC语句，用这个RULE跑DRC。比如如果识别层叫 iso_nmos，想看看这个层是不是运算对了，可以通过 include（图 ...

GF22nm PFD-SOI process 遇到三条ERC 求助 1. ERC7 : PSUB must not be biased by more than one net PSUB 不得由多个网络进行偏置。 2. ERC_IS18: The gate of a thin oxide MOSFET (nfet, pfet, hvtnfet, hvtpfet, slvtnfet, slvtpfet, lvtnfet, lvtpfet,elvtxpfet, uhvtnfet, u ...