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- Voltus Static Power 与 Dynamic Power 一致性 2024-02-04
- 网友 haier822 在这里问了一个很好的问题。 https://bbs.eetop.cn/thread-963639-1-1.html 以前也曾经注意到 static power 报出的数值和 dynamic power ...
- STA: Generated Clock Adjustment 2024-01-21
- 后端论坛看到一个有关 generated clock adjustment 的帖子，觉得有趣，做了几个实验，记录一下结果，跟大家分享。 实验 1 ： DFF 实现 2 分频 ...
- STA: non-seq check, data-to-data check 2023-12-31
- 后端论坛看到几个有关 non-seq check, data-to-data check 的帖子，有感而发，把自己知道的写下来，跟大家分享一下。 1. Non-seq check, data-to-data ...
- ZEKU走好 2023-05-18
- 蛰居乡下搬砖拉车，一直不知道 ZEKU 这家公司。直到前几天平地一声雷，查了一下 ZEKU 的过往，有些话如骨梗喉，不吐不快。 先看天时。 2019/05/21 ， HW 被 ...
- 约束 – set_input_delay 的潜在风险 2023-05-05
- 后端刚入门的时候，师傅通常都会讲到 top level blocks 之间的信号遵循 30/30/30 的 timing budget 经验法则是 -- 30% 给上游模块 output data path ， 30% ...
- Innovus manufacturing grid, instance grid, placement grid 2023-05-05
- manufacturing grid 在 LEF 文件中可以找到，例如： instance grid 标准元的高宽是 site 的整倍数。标准元放置时用到的 instance grid 其实就是 s ...
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- zxfzpf
- 如果用了intenal scan_mode 的话， ATPG 仿真是不是得forace intenal_scan_mode = 1, 或者前辈有没有试过在testbench里加waveform来把scan_mode设成1
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- zxfzpf
- OK， 谢谢啦
jake: 应该用IO，如果IO不够，tie high就可以，损失一点点coverage
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- zxfzpf
- Hello Jake前辈， 请教下scan reset 是必须用IO 来控制吗， 可以用内部信号做为scan_rst吗？
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- m643593
- jake : 1. 推荐看一下这个文档，会有帮助 https://bbs.eetop.cn/thread-961372-1-1.html 2. 跑一下cluster，在CTD (clock tree debugger)里直观看一下。因为没有balance ... 感谢前辈回复，就遇到cluster的时候就比较长，有绕圈的情况，cell的驱动都是适中的，感觉就是解DRV导致，这种后端也没什么手段干预吧 ...
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- m643593
- 前辈，可以请教一下关于时钟树的问题么，在长树的时候有部分时钟总是很长，但因为周期比较大时序也没问题，debug发现cluster的时候就插入了不少invter绕圈，这种情况应该怎么去分析呢
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- hmuing
- haha，找到更简洁的方法了，再setNanoRouteMode里面可以设置单孔双孔切换，实践有效
jake: 2）可以参考以下命令
editSelectVia 或 editSelect -obj_type Via (20.1以上版本)
editChangeVia
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- hmuing
- hi, jack，有两个问题咨询你一下，最近在布局布线中遇到，不知道有没有快捷方式解决：1、对一些单元没有用到的pin，可不可以给它们打上via1，这样留着备用，没找到相应的指令；2、在eco的时候，发现有时候ecoRoute走线走不下去，我想着把某些双孔变成单孔（比如VIA1双孔变单孔，但是VIA2、VIA3等不变），这样增加走线通过率，最后再打上双孔，也没找到双孔变单孔的方式。
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- 愚者
- 那我设的300ps应该算是很充裕了。确实是应该有一个margin
jake: Hold margin非常重要。PDK不可能100%精准，裕量非常重要。如果PDK signoff guide里没有给出建议值，不妨以50ps为基准。
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- 愚者
- 另外我想请教一下，数字这方面应该怎么学习，尤其是数字后端。我和您差不多，也是RTL2GDS，前端的部分还算有基础，后端个人感觉还是很迷茫的，我采用的是cadence的digital flow，就是genus，innovus， tempus等工具，目前也只能是了解一些基本理论，根据官方的一些RAK去理解工具的基本使用
如可以回复，感激不尽，打扰了
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- 愚者
- 大佬请教一下，在innovus内部使用timeDesign -signoff选项就是利用tempus进行最终的时序检查吧；
另外还有一个问题，cts之后的hold uncertainty它代表一种余量，这个玩意一般怎么根据经验取；这个问题是因为PDK也没有signoff标准，而且组里的老师师兄也不清楚数字后端的东西。工艺是130nm的cmos工艺，IHPS13G2的库；
如有打扰，十分抱歉
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