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System　Verilog| systemverilog verification| 工具| UVM问题| UVM 用法| systemverilog 语法| 总结| 协议| 电路分析|

分享【转载】SV & UVM 应用总结: elecandy 2021-12-1 09:47; 来源： SV应用 http://blog.sina.com.cn/s/blog_6314c0900102wnaa.html UVM应用 http://blog.sina.com.cn/s/blog_6314c0900102wna9.html; 个人分类: systemverilog verification|395 次阅读|0 个评论

分享 SV 可用的 $READMEMB，$FOPEN，$FWRITE，$fdisplay , $FCLOSE: elecandy 2021-12-1 09:45; SV 输出信息到文件的几种方式 : 来源： https://www.cnblogs.com/littleMa/p/9471433.html https://xueying.blog.csdn.net/article/details/103887334 verilog中的 $READMEMB，$FOPEN，$FWRITE， $FCLOSE 来源： https://www.freesion.com/article/42769 ...; 个人分类: systemverilog verification|778 次阅读|0 个评论

分享 systemverilog std::randomize(): elecandy 2021-11-17 14:15; 来源于： https://blog.csdn.net/Holden_Liu/article/details/102553330; 个人分类: systemverilog verification|333 次阅读|0 个评论

分享 SV 内置变量 : __FILE__ and __LINE__ 用法: elecandy 2021-11-17 12:13; 之前使用SV $display() 函数的时候，就感叹SV 没有UVM 的文件名，行数打印功能。今天突然发现原来SV 也是贴心的做了内部变量，可以直接给用户定位打印的文件，以及行数。yyds 来源： https://discuss.systemverilog.io/t/file-and-line/12 ...; 个人分类: systemverilog verification|375 次阅读|1 个评论热度 1

分享 systemveriog 宏的用法: elecandy 2021-11-17 10:33; 之前看到环境里面有用到宏很方便，用例，断言，sequence 等都可以用到，SV非常优秀的功能之一这一篇讲的很好，总结全面，感谢作者 https://blog.csdn.net/weixin_42905573/article/details/109006871 这篇也可看看 https://blog.csdn.net/gsjthxy/article/details/97030730 ...; 个人分类: systemverilog verification|388 次阅读|0 个评论

分享 SV和UVM理解: elecandy 2021-9-24 14:45; SV和UVM是什么关系？ SV是一门语言，继承了许多C++的特性。 UVM是一门方法学，科学合理的指导验证人员高效，快速的搭建验证平台，SV 是支撑UVM方法学的语言（大致可以这样理解UVM的各种基类，函数就是SV写的库函数）。类比一下，如果把搭建验证环境类比为盖房子，UVM决定搭建一个两室两厅一厨一卫的房子 ...; 个人分类: systemverilog verification|2824 次阅读|0 个评论热度 10

分享 systemverilog 网站推荐: elecandy 2021-9-24 14:26; 两个systemverilogverification搭建验证环境的网站，里面的例子简单易懂 https://verificationguide.com/systemverilog/systemverilog-testbench/ https://verificationguide.com/systemverilog-examples/systemverilog-testbench-example-adder/ https://www.chipverify.com/systemverilog/systemve ...; 个人分类: systemverilog verification|465 次阅读|0 个评论

分享 SystemVerilog TestBench Example: elecandy 2021-9-24 14:18; 最近在用SV验证一个小模块，加深了对SV的理解。分享一个简单的SV例子，主要理解下SV搭建验证环境的结构。有UVM的雏形，加深下从SV到UVM的过度体验 SystemVerilog TestBench Example.docx; 个人分类: systemverilog verification|431 次阅读|0 个评论

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