已有 389 次阅读| 2021-11-17 10:33 |个人分类:systemverilog verification|系统分类:芯片设计| 宏的用法
之前看到环境里面有用到宏很方便,用例,断言,sequence 等都可以用到,SV非常优秀的功能之一
这一篇讲的很好,总结全面,感谢作者
https://blog.csdn.net/weixin_42905573/article/details/109006871
这篇也可看看
https://blog.csdn.net/gsjthxy/article/details/97030730
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